基于DDS的波形發(fā)生器設計

　　0 引 言

　　隨著信息技術的發(fā)展及測試對象不斷豐富，現(xiàn)代電子系統(tǒng)對波形發(fā)生器也提出了更高的要求。傳統(tǒng)的模擬信號發(fā)生器已經(jīng)不能滿足客觀要求，急需能產(chǎn)生用戶定義波形的儀器。伴隨電子測量技術與計算機技術的緊密結合，一種新的信號發(fā)生器――任意波形發(fā)生器應運而生，它可產(chǎn)生由用戶定義的任意復雜的波形，因而具有廣闊的應用發(fā)展前景。目前設計波形發(fā)生器的方法通常有三種：

　　(1)傳統(tǒng)的直接頻率合成技術(DS)。該類方法能實現(xiàn)快速頻率變換，具有低相位噪聲以及所有方法中最高的工作頻率。但由于采用大量的倍頻、分頻、混頻和濾波環(huán)節(jié)，導致其結構復雜、體積龐大、成本昂貴，而且容易產(chǎn)生過多雜散分量。

　　(2)鎖相環(huán)式頻率合成器(PLL)。該類技術具有良好窄帶跟蹤特性，可選擇所需頻率信號，抑制雜散分量，且省去大量濾波器，有利于集成化和小型化。但由于鎖相環(huán)本身是個惰性環(huán)節(jié)，鎖定時間較長，因而頻率轉換時間較長，且由模擬方法合成的正弦波的參數(shù)(如幅度、頻率和相位等)都難以定量控制。

　　(3)直接數(shù)字式頻率合成器(Direct Digital Fre-quency，DDS)。該類方法具有高頻率穩(wěn)定度、高頻率分辨率以及極短的頻率轉換時間。此外，全數(shù)字化結構便于集成，輸出相位連續(xù)，頻率、相位和幅度均可實現(xiàn)程控，而且理論上能夠實現(xiàn)任意波形。

　　1 DDS基本原理和特點

　　1.1 DDS基本原理

　　直接頻率合成技術實際上是通過將存儲的波形數(shù)據(jù)，通過特定算法，經(jīng)過高速D/A轉換器轉換成所需要模擬信號的數(shù)字合成技術。其基本原理框圖如圖1所示。

　　由圖1可見，其主要由標準參考頻率源、相位累加器、波形存儲器、數(shù)/模轉換器等部分組成。其中，參考頻率源一般是一個高穩(wěn)定的晶體振蕩器，其輸出信號用于DDS中各部件同步工作。當頻率合成器正常工作時，在標準頻率參考源的控制下(頻率控制字K決定了其相位增量)，相位累加器則不斷地對該相位增量進行線性累加，當相位累加器積滿量時就會產(chǎn)生一次溢出，從而完成一個周期性的動作，即合成信號的一個頻率周期。累加器的輸出地址對波形ROM進行尋址，從而把存儲在相位累加器中的抽樣值轉化成對應的正弦波幅度序列。通過高速D/A變換把數(shù)字量變成模擬量，經(jīng)過低通濾波器進一步平滑并濾掉帶外雜散，得到所需的波形。

　　1.2 DDS實現(xiàn)的正弦信號分析

　　理想DDS的輸出頻譜就是指不存在相位舍入誤差、幅度量化誤差和DAC誤差時，系統(tǒng)輸出的頻譜。這時，整個DDS系統(tǒng)就相當于理想的采樣保持電路。其輸出信號的頻譜結構是以Sa(?)函數(shù)為包絡的一組離散譜線，如圖2(所選fc=200 MHz，fo=40 MHz)所示，只在f=nfc±fO=(n±K/2N)fc處存在離散譜線。

　　2 系統(tǒng)設計

　　DDS芯片的選擇對于方案性能十分關鍵，除了要考慮其輸出帶寬外，還要從整個系統(tǒng)的角度出發(fā)進行選擇。AD公司的芯片一般都具有集成DAC和時鐘可倍頻的特點。內(nèi)部集成DAC的方案可以使得整個系統(tǒng)的設計變得極為簡便，而且也有很好的性能;可利用時鐘可倍頻的特點，以降低對晶振的要求。在本方案中，采用AD9854作為DDS的核心芯片，應用AD公司的數(shù)字處理器ADSP21065作為主處理器，主要實現(xiàn)對AD9854的控制和置數(shù)。

　　2.1 DDS芯片――AD9854

　　AD9854數(shù)字合成器是AD公司的一款高度集成的DDS器件，其內(nèi)部集成了雙48位頻率累加器，雙48位相位累加器，正余弦波形表，雙12位正交數(shù)模轉換器，雙12位數(shù)字倍增器，可編程的基準時鐘倍增器以及調制和控制電路，能夠在單片機上實現(xiàn)頻率調制、相位調制，可編程的幅度調制以及I，Q兩路正交調制等多種功能。當AD9854作為一個精確的時鐘源時，它能產(chǎn)生高穩(wěn)定度，頻率一相位一幅度均可編程的正弦和余弦輸出。其主要特點有：

　　工作頻率高 其工作頻率高達300 MHz，其電路結構允許產(chǎn)生頻率達到150 MHz的同時正交輸出信號。相位截斷到17位保證了優(yōu)良的無雜散信號動態(tài)范圍(SFDR)。

　　頻率分辨率高 其創(chuàng)新的高速DDS核提供了48位的頻率分辨率(當SYSCLK為300 MHz時有1μHz的調節(jié)分辨率)。

　　可編程的基準時鐘倍增器 AD9854的可編程的4×～20×的REFCLK倍增器電路在內(nèi)部從一個低頻的外部參考時鐘產(chǎn)生300 MHz的系統(tǒng)時鐘，節(jié)省了用戶的花費，減小系統(tǒng)時鐘源的難度。

　　內(nèi)部集成高性能DAC 兩個12 b/300 MHz的DAC使輸出信號的信噪比(SNR)滿足要求。

　　簡單的高速串、并行數(shù)據(jù)接口 并行口的數(shù)據(jù)傳輸速率達到100 MHz，串行口也有10 MHz的速度，頻率轉換時間最低能達到10 ns。

　　多種工作模式 有五種可編程的工作模式：單音調模式、非斜升FSK、斜升FSK、線性調頻和BPSK，在使用中可以根據(jù)不同的需要進行轉換。

　　2.2 數(shù)字信號處理器――ADSP21065

　　ADSP21065采用超級哈佛總線結構，內(nèi)部有4條獨立的總線，分別用于雙數(shù)據(jù)存取、指令存取和輸入/輸出接口，十分有效地將數(shù)字信號處理系統(tǒng)的主要功能塊集成在一片芯片上。它的主要性能特點有：

　　主頻最高可達66 MHz;片內(nèi)O.5 MB SRAM，可以靈活地設置成16/32/40/48 b格式，用于數(shù)據(jù)/程序存儲;乘法器為32/40 b浮點輸入，40 b結果，或32 b定點輸入，80 b結果;ALU支持32/40 b浮點加減，32 b定點加減，允許同時求2個操作數(shù)的和/差，這對于蝶形運算十分有利;運算單元具有120.MFLOPS的峰值運算能力，可以在單周期內(nèi)帶條件判斷地執(zhí)行一次乘、一次加、一次減和一次跳轉;兩個優(yōu)先權不同的定時器中斷矢量;同時16個循環(huán)尋址，同時2個位反序尋址。

　　2.3 系統(tǒng)設計

　　系統(tǒng)設計框圖如圖3所示，利用了AD9854的并行可編程模式，沒有片選信號。D7～D0為8位雙向并行可編程數(shù)據(jù)輸入端口，A5～AO為6位并行地址輸入端口。ADSP21065的WR，RD引腳分別與AD9854的RDB/CSB，WRB/SCLK引腳相連，對AD9854的讀寫進行控制。系統(tǒng)通過波形選擇開關確定輸出信號的波形模式，再由CPLD控制器將波形模式傳送至AD-SP21065的FLAG引腳。然后ADSP21065通過8位數(shù)據(jù)線D7～DO將所選模式傳送至AD9854的控制寄存器，并對AD9854進行相應的初始化和置數(shù)。DDS的兩個頻率控制字FTW1和FTW2通過D7～D0傳送至雙48位頻率控制寄存器，確定輸出信號頻率。這樣就會在AD9854的輸出端產(chǎn)生正弦調制信號，此正弦信號是由AD9854內(nèi)部的12位D/A轉換得到的階梯信號，含有豐富的高次頻譜分量，需經(jīng)過低通濾波器，通過放大電路進行放大獲得所需輸出信號。

　　3 軟件設計

　　數(shù)字處理器ADSP21065有48位的超長指令集(VLIW)，一條指令可以包含多個可選操作。全部指令分成四大組：計算和數(shù)據(jù)存取、程序流控制、直接數(shù)據(jù)存取以及其他類指令。其中的計算和數(shù)據(jù)存取、程序流控制兩組指令充分利用了ADSP21065片內(nèi)多個功能單元的并行操作特性，可以同時進行乘法、加法、減法等多個運算，體現(xiàn)了ADSP21065超級哈佛結構的高效特點。整機系統(tǒng)軟件設計采用了AD公司開發(fā)軟件Visu-al DSP++，其提供了豐富的數(shù)據(jù)分析、處理菜單，大大提高了程序的設計效率。其總體流程圖如圖4所示。

　　4 結 語

　　隨著無線通信、數(shù)字電視、衛(wèi)星定位遙控遙測技術以及精密制導等現(xiàn)代高技術的廣泛應用和不斷發(fā)展，對頻率源的頻率穩(wěn)定度、頻譜純度、瀕率范圍都有更大的要求，對作為頻率源的頻率合成器的性能要求越來越高。在目前已有的各種頻率合成技術中，DDS技術以其優(yōu)越的性能得到越來越多的應用，同時也在應用中促進了該技術的進一步優(yōu)化和發(fā)展。本文介紹了一種以AD公司DDS芯片AD9854和數(shù)字處理芯片AD-SP2106為設計基礎的波形發(fā)生器系統(tǒng)設計方案，可以產(chǎn)生高精度、高分辨率的任意波形，給出了硬件接口電路設計以及軟件系統(tǒng)流程設計。