賽靈思 28 納米技術(shù)及架構(gòu)發(fā)布背景

　　賽靈思公司今天所發(fā)布的消息“賽靈思采用28 納米高性能、低功耗工藝加速平臺開發(fā)，推進可編程勢在必行”凸顯了功耗在目前系統(tǒng)設計中所起的重要作用，也充分顯示了在賽靈思考慮將 28 納米工藝技術(shù)作為其新一代 FPGA 系列產(chǎn)品的技術(shù)選擇時， 功耗如何在一定程度上影響到了最終的決策。。

　　眾所周知，FPGA 在摩爾定律作用下不斷發(fā)展，每一代新產(chǎn)品的推出，都提高了系統(tǒng)功能，加強了計算能力。不過，也存在著自相矛盾的地方。隨著 FPGA 按照摩爾定律不斷發(fā)展，設計和構(gòu)建 FPGA 的工程師們遇到了半導體物理屬性所造成的挑戰(zhàn)——構(gòu)建更小型晶體管所需的門電介質(zhì)即便在非工作狀態(tài)下也更容易出現(xiàn)漏電流問題。這種漏電流或者說靜態(tài)功耗是芯片總功耗的一部分。如果不在硅晶體管層面上采取措施，在單個器件上集成更多晶體管的優(yōu)勢就會受到影響。如果漏電流不斷提高，功耗也會增加，從而就會抵消 FPGA 所有性能提升和密度增加的優(yōu)勢，新一代工藝節(jié)點技術(shù)的采用也就毫無意義了。

　　客戶為了達到綠色技術(shù)要求，不惜一切努力降低功耗，在此關(guān)鍵時刻，F(xiàn)PGA 產(chǎn)業(yè)轉(zhuǎn)向采用 28 納米工藝技術(shù)。與此同時，在研發(fā)預算日趨緊張的情況下，幾乎大多數(shù)大批量應用的 ASIC 開發(fā)成本超標，再加上新一代系統(tǒng)的 ASSP 缺乏投資，但 FPGA 只有滿足低功耗和高性能的要求，才能成為片上系統(tǒng) (SoC) 開發(fā)的理想選擇。

　　客戶向賽靈思反映，他們在單個 FPGA 中集成更多功能時，考慮的重要因素就是PCB(印制電路板)級的系統(tǒng)功耗，只有這個問題解決了，才能把此前在大型ASIC或多個 ASSP 上實施的應用轉(zhuǎn)向 FPGA 。降低 FPGA 功耗就相當于簡化電源系統(tǒng)要求，降低材料清單 (BOM) 成本，因為低功耗 FPGA 減少了對冷卻風扇、散熱片及其它電源管理技術(shù)的依賴，有助于保持系統(tǒng)冷卻。如同所有半導體一樣，降低 FPGA 中的晶片溫度，自然也會提高器件的可靠性。

　　目前，ASIC 和 ASSP 由于開發(fā)及加工成本較高，迅速被人們所棄用。同時，半導體新創(chuàng)公司缺乏風險資本融資，而知名的芯片制造商在新型 ASSP 投資方面又比較謹慎保守。在此情況下，設計人員幾乎無處獲得可替代的芯片來滿足其需求。

　　賽靈思決定在 28 納米工藝技術(shù)節(jié)點上采用高介電層/金屬閘 (high-k metal gate)、高性能、低功耗工藝，并結(jié)合采用統(tǒng)一的可擴展的架構(gòu)與全新增強型工具，幫助客戶推出既不超出客戶功耗預算，同時又能提供更高功能的器件，以便在與 ASIC 和 ASSP 的競爭中脫穎而出。為了高效推出相關(guān)技術(shù)，賽靈思與全球數(shù)以百計的客戶進行了積極溝通，以定義出高端 FPGA 產(chǎn)品——不僅完美集成收發(fā)器、存儲器、DSP、處理器和高速 I/O，而且能以最低的成本確保實現(xiàn)最低功耗與最高性能。

　　通過工藝技術(shù)和工具創(chuàng)新降低功耗

　　高介電層/金屬閘 (high-k metal gate)、高性能、低功耗工藝相對于前代技術(shù)而言，突破了傳統(tǒng)上的擴展性壁壘，無需復雜的處理步驟或性能折衷就能實現(xiàn)顯著的節(jié)能優(yōu)勢。賽靈思選擇具有低漏電流特性的高介電層/金屬閘衍生技術(shù)，使產(chǎn)品的靜態(tài)功耗相對于采用標準高性能工藝技術(shù)的產(chǎn)品而言減少了一半。

　　每代新工藝的動態(tài)功耗通常會不斷降低。作為總功耗的一部分，動態(tài)功耗受電容充電、供電電壓和時鐘頻率的影響。動態(tài)功耗的降低意味著在 FPGA的電力預算范圍內(nèi)可提升最大時鐘頻率，同時幾何尺寸的縮小能夠支持更多晶體管和電路。為了進一步降低功耗，賽靈思還在其ISE®設計套件中整合了創(chuàng)新時鐘門控和管理技術(shù)，可將動態(tài)功耗降低 20%。設計人員還能通過采用新的簡化設計流程中提供的第五代局部重配置技術(shù)設計，以及對前代 FPGA 架構(gòu)的改進進一步管理功耗。

　　ISE 設計套件提供四種特定領(lǐng)域的設計配置：邏輯版本、DSP 版本、嵌入式版本以及系統(tǒng)版本，為異常多樣化的 FPGA 用戶社區(qū)了帶來了精湛的 FPGA 設計流程。每個版本在功能強大而又簡便易用的工具套件 (tool flow) 中整合了完整的特定領(lǐng)域方法，包括IP, 使設計人員能夠致力于創(chuàng)建獨特差異化的增值產(chǎn)品應用。通過對動態(tài)功耗優(yōu)化以及部分重配置流程的最新改進，該設計套件與賽靈思今天推出的FPGA 技術(shù)可謂絕配。

　　統(tǒng)一架構(gòu)支持設計和IP重復利用

　　賽靈思還通過統(tǒng)一 ASMBL™ 架構(gòu)提高客戶及整個生態(tài)系統(tǒng)的生產(chǎn)力。這是第四代 ASMBL 架構(gòu)，也是90 納米 Virtex®-4 系列后首度推出的創(chuàng)新型、業(yè)經(jīng)驗證的柱狀技術(shù)。

　　統(tǒng)一是指推進同代產(chǎn)品的 LUT 結(jié)構(gòu)、Block RAM 和 DSP 切片等常見 FPGA 架構(gòu)特性的過程。統(tǒng)一架構(gòu)可簡化設計向新一代器件或者在新一代系列器件間的移植，使系統(tǒng)制造商能充分利用其 IP 開發(fā)投資，并能快速開發(fā)新一代系統(tǒng)，擴展產(chǎn)品系列，滿足鄰近市場的需求。