意法負(fù)責(zé)歐洲低功耗納電子研究項目

意法半導(dǎo)體宣布該公司被任命為歐洲新的集成電路研究項目CLEAN（NanoCMOS 系統(tǒng)芯片泄漏功率控制）的負(fù)責(zé)人。 這個為期三年的研究項目是由歐洲委員會提供資金的，項目目標(biāo)是探討65nm以下CMOS設(shè)計的泄漏電流的控制方法，延長電池使用壽命，降低電子產(chǎn)品功耗。
隨著65nm以下制造技術(shù)的芯片的快速發(fā)展，降低泄漏電流成為一個越來越重要的問題。電路設(shè)計工程師承認(rèn)，如果不能找到并采用一個適當(dāng)?shù)膶Σ?，泄漏電流將是影響下一代電路及系統(tǒng)呈現(xiàn)精彩紛呈的應(yīng)用性能的主要障礙。 
要想在市場上取得成功，進(jìn)而在65nm以下的芯片制造能力上居領(lǐng)先水平，如何降低泄漏電流著一問題，必須在設(shè)計范疇內(nèi)得到解決，因為連續(xù)的改進(jìn)制造工藝無法克服下一代半導(dǎo)體產(chǎn)品不斷上升的泄漏電流。
 
在這個項目下開發(fā)出來的新一代泄漏功率模型、設(shè)計方法及技術(shù)和原型ＥＤＡ（電子設(shè)計自動化）工具可望能夠有效處理泄漏問題，即便是在非常復(fù)雜的系統(tǒng)中，也能最大限度地降低功率泄漏。
在CLEAN項目內(nèi)，ST將管理協(xié)調(diào)一個由14個歐洲合作伙伴組成的研發(fā)聯(lián)盟的全部活動，這些成員組成了一個獨(dú)一無二的技術(shù)能力組合（半導(dǎo)體廠商、ＥＤＡ廠商和享譽(yù)全球的科研院所），同時，ＳＴ還可以適當(dāng)?shù)卣{(diào)配所需資源，以確保全部的項目目標(biāo)都能取得成功。
“ CLEAN項目將有助于解決65nm以下技術(shù)節(jié)點(diǎn)的技術(shù)缺陷，特別是泄漏電流、制程變異性和可靠性低等技術(shù)難題，”CLEAN項目的負(fù)責(zé)人意法半導(dǎo)體先進(jìn)系統(tǒng)技術(shù)部研發(fā)項目經(jīng)理Roberto Zafalon表示，“這個項目的開發(fā)成果將有助于降低下一代芯片的功耗，同時還能提高設(shè)計效率，進(jìn)而加強(qiáng)對這些芯片的更高復(fù)雜性的管理能力?！?nbsp;
CLEAN項目的開發(fā)成果預(yù)計會跨躍從建模到優(yōu)化、從設(shè)計方案到設(shè)計方法及工具等低泄漏設(shè)計的不同層面。因為項目參與者的特殊的技術(shù)能力組合，以及歐洲委員會的大力支持，CLEAN的開發(fā)成果將會給歐洲納電子行業(yè)在不同應(yīng)用領(lǐng)域（如消費(fèi)電子和ＥＤＡ工具）的進(jìn)步帶來巨大的商機(jī)。