賽靈思收購美國AutoESL設(shè)計科技A

　　全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc)宣布收購高層綜合技術(shù)領(lǐng)先公司美國AutoESL設(shè)計科技有限公司。

　　通過增加高層綜合技術(shù)，賽靈思進一步擴展了其技術(shù)基礎(chǔ)和產(chǎn)品組合，使得公司能夠把可編程平臺的優(yōu)勢帶給更廣泛的企業(yè)用戶群體，即那些習(xí)慣用 C、C++ 和 System C 語言進行高層抽象設(shè)計的系統(tǒng)架構(gòu)師和硬件設(shè)計人員。同時，這也將使得賽靈思可以滿足客戶對工具日益提高的需求，支持電子系統(tǒng)級 (ESL) 設(shè)計方法，滿足當(dāng)今現(xiàn)場可編程門陣列 (FPGA) 領(lǐng)域復(fù)雜的設(shè)計需求。

　　AutoESL 的旗艦高層綜合工具 AutoPilot， 已經(jīng)被行業(yè)領(lǐng)先的半導(dǎo)體和系統(tǒng)公司廣泛應(yīng)用于提高生產(chǎn)率和加速視頻、無線以及高性能計算應(yīng)用領(lǐng)域產(chǎn)品的上市進程，這些領(lǐng)先的公司中有 25 家以上都是賽靈思的客戶或聯(lián)盟計劃成員。此次收購AutoESL， 賽靈思旨在通過其旗艦型6 系列和 7 系列 FPGA， 以及新型可擴展式處理平臺提升設(shè)計者的生產(chǎn)力和創(chuàng)新。

　　賽靈思公司全球市場營銷高層副總裁Vin Ratford 指出：“賽靈思多年來一直在培育發(fā)展高層綜合技術(shù)。2006 年，我們啟動了 ESL 計劃，旨在幫助業(yè)界改進結(jié)果質(zhì)量，簡化和抽象設(shè)計流程，建立互操作性，并提高嵌入式處理流程。近期，我們聘請有關(guān)單位進行了一項獨立研究，評估高層綜合工具。根據(jù)伯克利設(shè)計技術(shù)公司 (BDTI) 和賽靈思研究實驗室 (Xilinx Research Labs) 進行的基準測試，就高數(shù)據(jù)路徑強度要求的 DSP 設(shè)計而言，AutoPilot的結(jié)果質(zhì)量顯然已達到甚至超過了手工編碼的寄存器傳輸級 (RTL) 代碼水平。我們很高興 AutoESL 團隊加入賽靈思。通過強強聯(lián)手，我深信，我們將實現(xiàn)提供基于FPGA的電子系統(tǒng)級設(shè)計的承諾。”

　　賽靈思未透露此次收購的具體條款。目前AutoESL位于加利福尼亞州 Cupertino 總部和中國北京的大部分員工都將成為賽靈思員工。

　　伯克利設(shè)計技術(shù)公司創(chuàng)始人兼總裁 Jeff Bier 在《賽靈思中國通訊雜志》(2010 年第36期)上指出：“此前，利用在 FPGA 上手工編寫的 RTL 代碼實現(xiàn)的要求較高的應(yīng)用，都能實現(xiàn)相對較出色的結(jié)果質(zhì)量，不過生產(chǎn)力較低，而在 DSP 處理器上實現(xiàn)的應(yīng)用雖然生產(chǎn)力較高，但結(jié)果質(zhì)量卻相對較差。”

　　“對于很多系統(tǒng)設(shè)計人員來說，到底是采用可編程 DSP 處理器還是 FPGA，開發(fā)時間是一個關(guān)鍵因素。我們的評估結(jié)果顯示，針對 BDTI Optical Flow Workload 等應(yīng)用而言，采用高層綜合工具的新方法在很大程度上能避免這一問題。”

　　伯克利設(shè)計技術(shù)公司制定了 BDTI 高層綜合工具認證計劃，提供客觀、可信的數(shù)據(jù)和分析，來幫助 FPGA 領(lǐng)域高層綜合工具的潛在用戶快速了解這些工具的功能及局限性。如欲了解更多詳情，敬請參見 BDTI AutoPilot 基準測試結(jié)果和 BDTI 高層綜合白皮書。

　　關(guān)于面向賽靈思 FPGA 的 AutoPilot 高層綜合工具

　　AutoPilot 高層綜合工具專門針對賽靈思 FPGA 架構(gòu)進行了精心優(yōu)化，可智能生成寄存器傳輸級 (RTL) 代碼，從而獲得最佳結(jié)果質(zhì)量，滿足吞吐量、功耗、面積和時序等設(shè)計目標。此外，還可充分發(fā)揮采用 C、C++ 或 SystemC 語言進行較高抽象級設(shè)計工作的優(yōu)勢，大幅縮短驗證時間。

　　賽靈思新型 Virtex-7 系列芯片產(chǎn)品支持多達 200 萬個邏輯單元和 4000 個DSP48E1 SLICE。AutoPilot 高層綜合工具和即插即用型 IP 核的完美組合，將幫助用 C、C++ 或 SystemC 建模的客戶縮短開發(fā)時間。

　　采用賽靈思最新可擴展式處理平臺的嵌入式設(shè)計人員結(jié)合使用高層綜合技術(shù)，將能夠更加無縫地在 ARM Cortex-A9 MPCore 處理器和可編程邏輯之間進行設(shè)計分區(qū)。而 AutoPilot 和 ISE 設(shè)計套件的完美組合，將幫助系統(tǒng)架構(gòu)師、硬件設(shè)計人員以及未來的嵌入式軟件開發(fā)人員結(jié)合采用串/并行處理技術(shù)，讓嵌入式系統(tǒng)輕松執(zhí)行日益復(fù)雜的功能，從而滿足全球嵌入式系統(tǒng)所面臨的嚴峻系統(tǒng)要求挑戰(zhàn)。

　　專門針對賽靈思 FPGA 架構(gòu)優(yōu)化的新版 AutoPilot 產(chǎn)品將于 2011 年上半年開始向客戶供貨。今后，AutoPilot 產(chǎn)品將成為賽靈思 ISE 設(shè)計套件軟件的選項之一。

　　關(guān)于賽靈思的平臺戰(zhàn)略

　　考慮到當(dāng)前可編程平臺的復(fù)雜性以及賽靈思要滿足的多樣化應(yīng)用要求，我們已不可能再通過單一的設(shè)計流程或環(huán)境來滿足每個設(shè)計人員的需求。系統(tǒng)設(shè)計人員、算法設(shè)計人員、軟件編碼人員和邏輯設(shè)計人員都有各自的特點，個性十足，因而對設(shè)計方法和相關(guān)設(shè)計環(huán)境有著獨特的要求。

　　賽靈思的平臺戰(zhàn)略不是提供固定的工具，而是提供針對不同用戶特點量身定制的方法和設(shè)計流程。隨著設(shè)計抽象由組件級的 HDL(VHDL/Verilog)上升到系統(tǒng)級，C、C++、SystemC 和 MATLAB 得到了最廣泛的使用。

　　我們最后得到的結(jié)果是根據(jù)每個用戶特點定制的方法和完整的設(shè)計流程，這樣的結(jié)果能提供整套的設(shè)計創(chuàng)建、設(shè)計實現(xiàn)和設(shè)計驗證。即插即用型 IP 核、目標參考設(shè)計、開發(fā)板、以及賽靈思聯(lián)盟計劃生態(tài)系統(tǒng)提供的設(shè)計服務(wù)與支持等相結(jié)合，將為客戶提供一個充分應(yīng)用賽靈思可編程平臺優(yōu)勢的強大的基礎(chǔ)。