IC設(shè)計(jì)面臨三重挑戰(zhàn) EDA工具隨需應(yīng)變

　　芯片設(shè)計(jì)正在面臨復(fù)雜性日益進(jìn)步、低功耗設(shè)計(jì)需求無處不在、混合信號(hào)產(chǎn)品比例越來越大這三方面的挑戰(zhàn)。EDA(電子設(shè)計(jì)自動(dòng)化)工具也正在有針對(duì)性地進(jìn)行創(chuàng)新，來滿足芯片設(shè)計(jì)工程師的需求。

　　3C(通訊、計(jì)算機(jī)和消費(fèi)電子)產(chǎn)品是目前市場增長的主要推動(dòng)力，而這些產(chǎn)品具有集成多種功能、低功耗、生命周期短以及小尺寸等特點(diǎn)，為這類產(chǎn)品中的芯片提出了新的課題，增加了芯片的設(shè)計(jì)復(fù)雜度。而按照摩爾定律，芯片企業(yè)正在向更小的技術(shù)節(jié)點(diǎn)轉(zhuǎn)換，即開展65nm，甚至是45nm產(chǎn)品的設(shè)計(jì)。這些新設(shè)計(jì)的復(fù)雜性主要表現(xiàn)在以下幾個(gè)方面：設(shè)計(jì)規(guī)模極為龐大，動(dòng)輒上千萬門以及成百上千個(gè)IP(半導(dǎo)體知識(shí)產(chǎn)權(quán))宏模塊;就物理設(shè)計(jì)而言，大多采用層次化物理設(shè)計(jì)流程，包括多個(gè)環(huán)節(jié)，像RTL(寄存器傳輸層)和具有物理實(shí)現(xiàn)意識(shí)的綜合、面向測試的設(shè)計(jì)(DFT)、時(shí)鐘樹綜合、功率網(wǎng)格設(shè)計(jì)、布線、信號(hào)完整性分析、功率分析以及設(shè)計(jì)的收斂，這些過程都非常耗時(shí)，僅天生一個(gè)布局規(guī)劃圖及其相應(yīng)的物理實(shí)施就能輕易地耗費(fèi)掉一個(gè)月左右的時(shí)間。而與此相反，為滿足市場的要求，設(shè)計(jì)的周期不但沒有增加，而且還在迅速縮短。例如，在20世紀(jì)90年代，IC(集成電路)設(shè)計(jì)的均勻周期為兩年;到前幾年，均勻周期縮短到一年;而在現(xiàn)階段，設(shè)計(jì)的周期只有6個(gè)月，因此，IC設(shè)計(jì)公司還面臨著產(chǎn)品上市時(shí)間的壓力。

　　設(shè)計(jì)一旦延遲，產(chǎn)品很可能就失往了好的市場機(jī)遇。為此，目前先進(jìn)的EDA工具要具備幾大功能：一方面它們要提供高容量、高性能的數(shù)字集成設(shè)計(jì)能力，完成更先進(jìn)產(chǎn)品的設(shè)計(jì);另一方面，它們需要做到面向測試的設(shè)計(jì)，具有可預(yù)見性，并對(duì)可實(shí)現(xiàn)性能夠盡早反饋。而低功耗設(shè)計(jì)也是業(yè)界的一個(gè)熱門主題。實(shí)現(xiàn)最優(yōu)化的低功耗設(shè)計(jì)需要在設(shè)計(jì)流程的不同階段進(jìn)行權(quán)衡，時(shí)序?qū)β屎兔娣e對(duì)功率等因素的折衷就是一個(gè)典型例子。

　　成功的功率敏感設(shè)計(jì)要求工程師們具備正確、高效地完成這些決斷的能力。為了能夠達(dá)到這一目的，設(shè)計(jì)師需要被授權(quán)使用正確的低功耗分析和最優(yōu)化引擎，這些功能要求被集成在整個(gè)RTL(寄存器傳輸層)到GDSII(物理級(jí)版圖)的流程中，而且要貫串全部流程。而EDA工具廠商也不斷在這方面進(jìn)行努力。

　　此外，混合信號(hào)芯片的比例越來越高。相關(guān)市場調(diào)研公司猜測，在65nm芯片設(shè)計(jì)中，約有50%的設(shè)計(jì)工作是混合信號(hào)設(shè)計(jì)。這樣一來，如何打破原來模擬設(shè)計(jì)流程與數(shù)字工作完全隔離的狀態(tài)，提供把模擬和數(shù)字信號(hào)設(shè)計(jì)緊密整合為一體的EDA工具將成為EDA廠商不斷創(chuàng)新和完善的目標(biāo)。