FAE講堂：利用賽靈思FGPA實(shí)現(xiàn)降采樣FIR濾波器

　　多級(jí)方法

　　FIR-Complier已經(jīng)為這種多相L/M=6/25濾波器生成了非常小的內(nèi)核。不過，我們需要再次采用多級(jí)方法，因?yàn)檫@種方

　　法使我們能夠進(jìn)一步節(jié)約DSP48與BRAM。在手動(dòng)設(shè)計(jì)多級(jí)系統(tǒng)時(shí)， 如本例所示，所有濾波級(jí)都必須采用與參考濾波器相同的通帶頻率 (Fpass)。

　　各級(jí)通帶紋波均相等，是由參考濾波器通帶紋波除以級(jí)數(shù)算出。各級(jí)的差異是阻帶頻率。第一級(jí)無需在Fstop截止，因

　　為轉(zhuǎn)換帶寬會(huì)變得太急促(太多系數(shù));現(xiàn)實(shí)中我們所需要的只是讓第一級(jí)在Fstop1=Fs_in/M1- Fs_in/(2M/L)截止。實(shí)際上Fs_in/M1與其所有倍數(shù)此時(shí)都是放置所有復(fù)本的新采樣頻率，而Fs_in/(2*M1)是Fs_in/M1中第一個(gè)復(fù)本的帶寬的一半。以下是相關(guān)MATLAB代碼。

　　由于第一級(jí)是M1=4整數(shù)降采樣器， 因此其FIRCompiler GUI設(shè)置與圖1所示非常相似。唯一不同的參數(shù)是COE文件名(即dec_L1_M4_rad10.coe)、抽取率值(M1=4)、輸入采樣頻率 (50 MHz) 和時(shí)鐘頻率 (150 MHz)。另一方面，第二級(jí)采用 L2/M2=24/25 有理數(shù)速率變化，因此，F(xiàn)IR-Compiler設(shè)置與圖6所示大同小異。此處COE文件名為dec_L24_M25_rad10.coe，插值速率值設(shè)為L(zhǎng)2=24，而輸入采樣頻率為12.5 MHz。

　　在布局布線之后，上述兩個(gè)濾波級(jí)占用以下FPGA資源：

　　第一級(jí)(L1/M1= 1/4)：

　　Slice 觸發(fā)器數(shù)量：321 個(gè)

　　Slice LUT數(shù)量：223 個(gè)

　　占用 Slice數(shù)量：62 個(gè)

　　DSP48 MAC單元數(shù)量：4 個(gè)

　　BRAM單元數(shù)量：0 個(gè)

　　第二級(jí)(L2/M2 = 24/25)：

　　Slice觸發(fā)器數(shù)量：206 個(gè)

　　Slice LUT數(shù)量：209 個(gè)

　　占用 Slice數(shù)量：68 個(gè)

　　DSP48 MAC單元數(shù)量：3 個(gè)

　　BRAM單元數(shù)量：1 個(gè)

　　由于采用多級(jí)方法，與單級(jí)理想濾波器資源占用相比，我們現(xiàn)在可以節(jié)約 3% 左右的觸發(fā)器，4%的LUT，15%的Slice，46%的DSP48以及83%的BRAM單元。尤其是我們只需少得多的MAC與BRAM單元，分別只有6個(gè)和5個(gè)。原因是第二個(gè)濾波器以更低的輸入采樣頻率運(yùn)行，而采用整數(shù)速率變化的第一個(gè)濾波器可以充分利用系數(shù)對(duì)稱。

　　其它資源

　　我們?cè)诒据o導(dǎo)資料中介紹了兩個(gè)降采樣濾波器例子，一個(gè)是整數(shù)系數(shù)(50)，另一個(gè)是有理數(shù)系數(shù)(25/6)，而且

　　本文強(qiáng)調(diào)了在MATLAB設(shè)計(jì)濾波器以及采用FIR-Compiler和CIC-Compiler 在賽靈思FGPA中實(shí)現(xiàn)它們的方法。相關(guān)數(shù)據(jù)手冊(cè)詳細(xì)介紹采用CORE Generator實(shí)現(xiàn)濾波器所涉及的參數(shù)設(shè)置。

　　如果有興趣進(jìn)一步深入DSP領(lǐng)域，有兩本專著具體介紹諸多理論和相關(guān) MATLAB 指令：《數(shù)字信號(hào)處理基礎(chǔ)與應(yīng)

　　用》，作者：Li Tan(Elsevier，2007 年)和《通信系統(tǒng)多速率信號(hào)處理》，作者：Fredric J. Harris(Prentice Hall，2004年)。另外，賽靈思網(wǎng)站提供大量有關(guān)多速率數(shù)字上變頻和下變頻的應(yīng)用手冊(cè)(尤其是 Xapp113、569、1018 與 936)。

　　最后，為了理解如何有效實(shí)現(xiàn)DSP算法，本人強(qiáng)烈推薦參加賽靈思培訓(xùn)課程《賽靈思FPGA的DSP實(shí)現(xiàn)技巧》。