賽靈思推出關(guān)鍵互聯(lián)IP

　　全球可編程平臺領(lǐng)導廠商賽靈思公司 (Xilinx, Inc. )今天宣布推出三款對構(gòu)建低成本高靈活性可編程 3G+/4G 無線基站至關(guān)重要的關(guān)鍵互聯(lián)功能 IP ——賽靈思Serial RapidIO Gen 2 v1.2 終端LogiCORE IP、JESD204 v1.1 LogiCORE IP以及CPRI v4.1 LogiCORE IP，所有這三款產(chǎn)品均支持各類互聯(lián)標準，可幫助開發(fā)人員在構(gòu)建具有更高系統(tǒng)容量的新型無線網(wǎng)絡設備時，克服各種設計挑戰(zhàn)。

　　隨著無線寬帶數(shù)據(jù)用戶數(shù)量的增長以及寬帶使用需求的持續(xù)增溫， 現(xiàn)今的無線網(wǎng)絡基礎(chǔ)架構(gòu)設備已經(jīng)無法滿足需求。預計2015 年， 移動寬帶用戶將從 2010 年的 5.6 億上升到21 億，平均移動寬帶網(wǎng)絡互聯(lián)速度將從 2010 年的 1 Mbs 提升至 2015 年的 5 Mbs，在此情況下，賽靈思的 LogiCORE IP將幫助設計者解決更高系統(tǒng)帶寬需求所帶來的各種挑戰(zhàn)，同時幫助其實現(xiàn)更低的成本、更高的靈活性和集成度。

　　賽靈思互聯(lián)IP 支持新一代無線基礎(chǔ)架構(gòu)

　　Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP (第二代串行RapidIO v1.2 終端LogiCORE IP)符合 RapidIO 行業(yè)協(xié)會的 RapidIO Gen 2.2 規(guī)范，是業(yè)界第一款可在 1x/2x/4x 基帶寬度下支持高達 6.25G 線速率的真正 Gen 2.2軟 IP。該 IP 包括一個經(jīng)過優(yōu)化的高度靈活的 Serial RapidIO 物理層內(nèi)核和一個邏輯 (I/O) 與傳輸層內(nèi)核，并得到 7 系列 FPGA 和 Virtex6 FPGA 的支持，同時配套提供可配置緩存設計、參考時鐘模塊、復位模塊和配置架構(gòu)參考設計，可讓設計人員根據(jù)特定應用靈活選擇功能模塊。該 IP 核還能將 FPGA/CPU/DSP 多處理器群的數(shù)據(jù)帶寬速度提高一倍，以便在無線基礎(chǔ)設施等系統(tǒng)中實現(xiàn)復雜的算法和信號處理功能，進而應對不斷增長的系統(tǒng)數(shù)據(jù)吞吐量。

　　CPRI v4.1 LogiCORE IP符合CPRI (Common Public Radio Interface，通用公共無線接口 ) v4.2 標準規(guī)范，是REC(Radio Equipment Controllers， 無線設備控制器) 或基帶卡一個或多個無線設備單元(射頻卡)之間互聯(lián)的最佳選擇。隨著分布式基站以及基于云的 RAN(無線接入網(wǎng))概念的悄然升起，越來越多的用戶更傾向于通過無線中頻來獲得最佳容量和覆蓋范圍，CPRI 協(xié)議通過遠程部署遠端射頻單元可實現(xiàn)分布式基站。該 IP提供了可在單個高效協(xié)議中支持數(shù)字中頻I/Q 數(shù)據(jù)、數(shù)字中頻單元管理和同步的最佳實現(xiàn)方案。由于得到了7 系列 FPGA 的支持，賽靈思 CPRI v4.1 LogiCORE IP可將無線射頻拉遠(remote radio head)的互聯(lián)帶寬翻倍到9.8G，從而有效提升了系統(tǒng)數(shù)據(jù)容量。

　　由于系統(tǒng)數(shù)據(jù)吞吐量不斷提高促使數(shù)據(jù)轉(zhuǎn)換器的采樣率快速提升，在這種情況下，賽靈思 JESD204B v.1.1 LogiCORE IP 使用1/2/4高速串行接口鏈路逐漸取代數(shù)據(jù)轉(zhuǎn)換器的寬并行接口，來解決 IO 局限性并降低 PCB 布局成本及復雜性。JESD204 v1.1 LogiCORE IP 核是業(yè)界首個符合聯(lián)合電子器件工程委員會 (JEDEC) JESD204B 標準的軟IP核，該標準描述了數(shù)據(jù)轉(zhuǎn)換器和邏輯器件之間的串行數(shù)據(jù)接口和鏈接協(xié)議。該 IP 核得到了7系列FPGA的支持，可配置用作JESD204B發(fā)射器以連接DAC器件，也可用作JESD204B接收器以連接ADC器件。