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FPGA入門(mén)知識(shí)

作者: 時(shí)間:2011-12-14 來(lái)源:電子產(chǎn)品世界 收藏

  3. 數(shù)字時(shí)鐘管理模塊(DCM)

本文引用地址:http://butianyuan.cn/article/126979.htm

  業(yè)內(nèi)大多數(shù)均提供數(shù)字時(shí)鐘管理(Xilinx的全部均具有這種特性)。Xilinx推出最先進(jìn)的提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合,且能夠降低抖動(dòng),并實(shí)現(xiàn)過(guò)濾功能。

  4. 嵌入式塊RAM(BRAM)

  大多數(shù)FPGA都具有內(nèi)嵌的塊RAM,這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器 (CAM)以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。RAM、FIFO是比較普及的概念,在此就不冗述。CAM存儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯,寫(xiě)入 CAM中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較,并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址,因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM,還可以將 FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中,芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。

  單片塊RAM的容量為18k比特,即位寬為18比特、深度為1024,可以根據(jù)需要改變其位寬和深度,但要滿(mǎn)足兩個(gè)原則:首先,修改后的容量(位寬 深度)不能大于18k比特;其次,位寬最大不能超過(guò)36比特。當(dāng)然,可以將多片塊RAM級(jí)聯(lián)起來(lái)形成更大的RAM,此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量,而 不再受上面兩條原則約束。

  5. 豐富的布線(xiàn)資源

  布線(xiàn)資源連通FPGA內(nèi)部的所有單元,而連線(xiàn)的長(zhǎng)度和工藝決定著信號(hào)在連線(xiàn)上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線(xiàn)資源,根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為4類(lèi)不同的類(lèi)別。第一類(lèi)是全局布線(xiàn)資源,用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線(xiàn);第二類(lèi)是長(zhǎng)線(xiàn)資源,用以完成芯片 Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線(xiàn);第三類(lèi)是短線(xiàn)資源,用于完成基本邏輯單元之間的邏輯互連和布線(xiàn);第四類(lèi)是分布式的布線(xiàn)資源,用于專(zhuān)有時(shí)鐘、復(fù)位等控制信號(hào)線(xiàn)。

  在實(shí)際中設(shè)計(jì)者不需要直接選擇布線(xiàn)資源,布局布線(xiàn)器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線(xiàn)資源來(lái)連通各個(gè)模塊單元。從本質(zhì)上講,布線(xiàn)資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。

  6. 底層內(nèi)嵌功能單元

  內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP和CPU等軟處理核(SoftCore)。現(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元,使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具,使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力,逐步向SOC平臺(tái)過(guò)渡。

  DLL和PLL具有類(lèi)似的功能,可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻,以及占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了 DLL,Altera公司的芯片集成了PLL,Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。PLL 和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。DLL的結(jié)構(gòu)如圖1-5所示。

  圖1-5 典型的DLL模塊示意圖

  

 

  典型的DLL模塊示意圖

  7. 內(nèi)嵌專(zhuān)用硬核

  內(nèi)嵌專(zhuān)用硬核是相對(duì)底層嵌入的軟核而言的,指FPGA處理能力強(qiáng)大的硬核(Hard Core),等效于ASIC電路。為了提高FPGA性能,芯片生產(chǎn)商在芯片內(nèi)部集成了一些專(zhuān)用的硬核。例如:為了提高FPGA的乘法速度,主流的FPGA 中都集成了專(zhuān)用乘法器;為了適用通信總線(xiàn)與接口標(biāo)準(zhǔn),很多高端的FPGA內(nèi)部都集成了串并收發(fā)器(SERDES),可以達(dá)到數(shù)十Gbps的收發(fā)速度。

  Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU,還內(nèi)嵌了DSP Core模塊,其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和Platform Studio,并依此提出了片上系統(tǒng)(System on Chip)的概念。通過(guò)PowerPC、Miroblaze、Picoblaze等平臺(tái),能夠開(kāi)發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用,達(dá)到SOC的開(kāi)發(fā)目的。


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