應(yīng)用于芯片測試平臺(tái)的Virtex-6 GTX收發(fā)器設(shè)計(jì)

　　引言

　　在計(jì)算機(jī)和工業(yè)系統(tǒng)中，芯片與芯片經(jīng)常需要進(jìn)行高速的數(shù)據(jù)交換，而高速串行I/O迅速取代傳統(tǒng)的并行I/O正成為業(yè)界的趨勢。隨著數(shù)據(jù)傳輸速率的提高，并行I/O接口面臨著諸多挑戰(zhàn)，如信號延時(shí)、接口數(shù)據(jù)的對齊、引腳過多以致PCB布線困難等。千兆位(Multi-Gigabit)串行I/O最主要的優(yōu)勢是速度，以本文使用的XC6VLX240T FPGA為例，其GTX單通道速率為600Mbps至6.6Gbps，單片F(xiàn)PGA具有20個(gè)GTX收發(fā)器，可以實(shí)現(xiàn)總帶寬為200Gbps的輸入和輸出。此外，串行接口采用差分信號受噪聲影響小，引腳數(shù)少從而簡化PCB版圖設(shè)計(jì)，具有更好的電磁兼容和更低的成本。目前除DDR內(nèi)存外，其他計(jì)算機(jī)并行I/O基本被串行I/O接口取代，如表1所示。

　　WiGig(Wireless Gigabit，無線吉比特)聯(lián)盟致力于在60GHz頻段上實(shí)現(xiàn)7Gbps的超高速無線傳輸，基于IEEE 802.11ad和WiGig 1.1標(biāo)準(zhǔn)，實(shí)現(xiàn)家用高清視頻的無線傳輸?；赩irtex-6 FPGA的芯片測試平臺(tái)需實(shí)現(xiàn)協(xié)議適配層(PAL)功能，并完成FPGA與ASIC間數(shù)據(jù)流的實(shí)時(shí)傳輸。如果采用并行I/O接口實(shí)現(xiàn)7Gbps數(shù)據(jù)傳輸，ASIC芯片需要上百只引腳和高速時(shí)鐘，這將給芯片以及PCB版圖設(shè)計(jì)造成諸多困難，而采用2通道GTX收發(fā)器只需8個(gè)引腳即可實(shí)現(xiàn)10Gbps的數(shù)據(jù)傳輸。本文設(shè)計(jì)基于Virtex-6 FPGA和Aurora 8B/10B編解碼的單通道GTX收發(fā)器，以驗(yàn)證該方案的可行性。

　　芯片測試平臺(tái)搭建

　　基于FPGA的芯片測試平臺(tái)采用PC—FPGA—ASIC模式，實(shí)現(xiàn)方案如圖1所示。PC端運(yùn)行PCIe驅(qū)動(dòng)程序，通過PCIe接口與FPGA通信，完成源文件的導(dǎo)入導(dǎo)出;GUI圖形界面用于配置ASIC芯片并監(jiān)視傳輸速率。Xilinx ML605開發(fā)板完成PCIe協(xié)議，通過IIC總線配置ASIC芯片;實(shí)現(xiàn)協(xié)議適配層(PAL)功能，將來自上位機(jī)的源文件轉(zhuǎn)化為符合IEEE 802.11ad標(biāo)準(zhǔn)的數(shù)據(jù)流，并通過GTX收發(fā)器傳輸至60GHz ASIC芯片。ML605開發(fā)板的FMC HPC和LPC接口為測試平臺(tái)子卡的設(shè)計(jì)留下足夠的空間。如圖1虛線所示，在接入ASIC芯片之前，測試平臺(tái)應(yīng)實(shí)現(xiàn)兩片F(xiàn)PGA芯片之間的數(shù)據(jù)傳輸。