遠程無噪傳送高速ADC數(shù)據(jù)

在A/D轉(zhuǎn)換領(lǐng)域，人們希望用最少的線傳送數(shù)字數(shù)據(jù)到下游。有時涉及到的問題是ADC串行數(shù)據(jù)輸出能力。然而，解決方案是向ADC本身提出的問題。串行輸出ADC往往速度比較低，這是由于傳統(tǒng)串行總線固有限制所致。這樣的總線往往采用單端發(fā)信，這可能成為周圍電路的EMI源。這容易受周圍電路共模噪聲影響，導(dǎo)致數(shù)據(jù)傳輸?shù)恼`差。
解決問題的一種辦法是采用LVDS(低電壓差分信號)數(shù)據(jù)總線。圖1示出帶LVDS輸出的ADC框圖，驅(qū)動一個ASIC或解串器。此處ADC以LVDC信號格式輸出串行數(shù)據(jù)流。在接收端，LVDS就緒ASIC或解串器恢復(fù)N位輸出。
在上電時序期間，ADC和接收器處理完2步初始化時序。初始化與包含在每個芯片上的PLL同步有關(guān)。首先，接收器鎖定到振蕩器頻率。ADC PLL鎖定到CLKIN。在此之后，ADC送出稱之為‘SYNC’圖形的數(shù)據(jù)時序。這是任意“1”隨后相同“0”數(shù)的圖形，定時在輸出數(shù)據(jù)率。接收器中的PLL鎖定到SYNC圖形，并發(fā)送‘LOCK’信號返回到ADC。此信令A(yù)DC接收器被鎖定，并為輸入數(shù)據(jù)準備好。輸出數(shù)據(jù)由‘起始位’(總是‘1’)、n位數(shù)據(jù)和‘停止位’(總是‘0’)組成。圖2示出時序流程圖。
因此，F(xiàn)RAME由n+2位組成。數(shù)據(jù)流頻率為(n+2)x fsample。只要接收器的PLL保持鎖定，接收器就可保持接收數(shù)據(jù)。若鎖定去除，則LOCK線置為低態(tài)，而同步圖形再次請求ADC。
ADC輸出驅(qū)動器是電流源，具有驅(qū)動100Ω雙絞線、PCB跡線或微帶線的能力。圖3示出靠近接收器的兩個典型終端電路。圖3a示出一個簡單的終端電路，電阻器端接ADC線以降低可能發(fā)生的任何反射。它也提供產(chǎn)生輸出信號所需的電流源負載。圖3b也是一個簡單的終端電路，它提供緩沖纜線的共模電阻。除ADC和解串器之間連線數(shù)最少外，差分信號格式保持磁場緊緊地包圍在傳輸線周圍。這降低了連線的EMI?！?(冰)