具有抗混疊濾波器和184.32 MSPS采樣速率的高性能65 MHZ帶寬四通道中頻接收機

　　電路優(yōu)化技術和權衡

　　本接口電路內(nèi)的參數(shù)具有高互動性;因此優(yōu)化電路的所有關鍵規(guī)格(帶寬、帶寬平坦度、SNR、SFDR、增益等)幾乎不可能。不過，通過變更RA和RKB，可以最大程度地減少通常發(fā)生于帶寬響應內(nèi)的信號尖峰。

　　ADC輸入端的串聯(lián)電阻(RKB)應選擇為盡量減少任何殘余電荷注入(從ADC內(nèi)部采樣電容)造成的失真。增加此電阻也傾向減少帶內(nèi)的信號尖峰。

　　不過，增加RKB會增加信號衰減，因此放大器必須驅(qū)動更大信號才能填充ADC的輸入范圍。

　　優(yōu)化通帶平坦度的另一方法是略微變更濾波器分流電容。

　　ADC輸入端接電阻(2RTADC)通常應選擇為使凈ADC輸入阻抗介于200 Ω和400 Ω之間。降低該電阻可減少ADC輸入電容的效應并穩(wěn)定濾波器設計，但會增加電路的插入損耗。提高該值也會減少信號尖峰。

　　上述因素的權衡可能有些困難。本設計中，每個參數(shù)權重相等;因此所選值代表了所有設計特征的接口性能。某些設計中，可根據(jù)系統(tǒng)要求選擇不同值，以優(yōu)化SFDR、SNR或輸入驅(qū)動電平。

　　本設計中的SFDR性能取決于兩個因素：放大器和ADC接口元件值，如圖1所示。表1和圖5所示的最終SFDR性能數(shù)字是在優(yōu)化濾波器設計后獲得的，考慮了用于濾波器設計的板寄生電容和非理想元件。

　　該特定設計中可以權衡的另一因素是ADC滿量程設置。對于采用本設計獲得的數(shù)據(jù)，滿量程ADC差分輸入電壓設置為1.75 V p-p，它可以優(yōu)化SFDR。將滿量程輸入范圍更改為2.0 V p-p可稍稍改善SNR，但SFDR性能會略微降低。沿相反方向?qū)M量程輸入范圍更改為1.5 V p-p可稍稍改善SFDR，但SNR性能會略微降低。

　　請注意，本設計中的信號與0.1 µF電容進行交流耦合，以阻擋放大器、其端接電阻和ADC輸入之間的共模電壓。共模電壓的詳情請參見AD6657A數(shù)據(jù)手冊。

　　無源元件和PCB寄生考慮因素

　　該電路或任何高速電路的性能都高度依賴于適當?shù)腜CB布局，包括但不限于電源旁路、受控阻抗線路(如需要)、元件布局、信號布線以及電源層和接地層。高速ADC和放大器PCB布局的詳情請參見教程MT-031和MT-101。

　　低寄生表面貼裝電容、電感和電阻應用于濾波器內(nèi)的無源元件。所選電感來自Coilcraft 0603CS系列。濾波器所用表面貼裝電容的穩(wěn)定性和精度是5%、C0G、0402型。

　　系統(tǒng)的完整文檔請參見CN-0259設計支持包(CN0259-DesignSupport)。

　　常見變化

　　針對需要更少帶寬和更低功耗的應用，可使用ADL5562差分放大器。 ADL5562的帶寬為3.3 GHz。如需更低的功耗和帶寬，還可使用 ADA4950-1。該器件的帶寬為1 GHz，僅使用10 mA的電流。

　　電路評估與測試

　　此電路使用經(jīng)過修改的EVAL-CN0259-HSCZ電路板和HSC-ADC-EVALCZ FPGA數(shù)據(jù)采集板。這兩片板具有對接高速連接器，可以快速完成設置并評估電路性能。經(jīng)過修改的AD6657AEBZ板包含依照本筆記所述進行評估的電路，HSC-ADC-EVALCZ數(shù)據(jù)采集板配合Visual Analog評估軟件和SPI控制器軟件使用，以正確控制ADC并采集數(shù)據(jù)。AD6657AEBZ板的原理圖、BOM和布局請參見用戶指南UG-232。CN-0259設計支持包中的“readme.txt”文件說明了對標準AD6657AEBZ板做出的修改。應用筆記AN-835詳細說明了如何設置硬件和軟件，以運行本電路筆記所述的測試。