基于PC/104總線的雷達數(shù)據(jù)采集板設計

　　摘要：介紹了一種基于PC/104總線的雷達數(shù)據(jù)采集板的設計。硬件上采用CPLD進行邏輯控制，簡化了硬件電路。該采集板具有精度高、成本低等優(yōu)點，為雷達測試設備的數(shù)據(jù)采集提供了一套可行的硬件設計方案。

　　引言

　　隨著現(xiàn)代雷達功能多樣化、復雜化，要求研制和裝備的周期越來越短，為保障裝備部隊的雷達系統(tǒng)充分發(fā)揮出優(yōu)越的性能，雷達測試設備的作用顯得非常重要。本文提出了一種適用于雷達測試設備的數(shù)據(jù)采集板設計方案，能夠有效地對I/Q模擬基帶信號進行數(shù)據(jù)采集和處理，并能滿足雷達測試設備小型化的要求。

　　數(shù)據(jù)采集板組成及設計原理

　　數(shù)據(jù)采集板由A/D轉(zhuǎn)換電路、數(shù)據(jù)FIFO緩存電路、CPLD、PC/104 CPU模塊等四部分組成，其原理框圖如圖1所示。　　

 　　A/D轉(zhuǎn)換電路

　　在本設計中，A/D轉(zhuǎn)換器選用ADI公司生產(chǎn)的12位高速模數(shù)轉(zhuǎn)換器AD10242。它是一種全雙工、帶有模擬輸入信號調(diào)節(jié)的A/D轉(zhuǎn)換器，集成了放大器、基準電壓源、模數(shù)轉(zhuǎn)換器和輸出緩沖器，其采樣速率可達40MSPS，采樣延遲為1ns。由于雷達模擬基帶信號電壓變化范圍較寬，而AD10242的輸入電壓只有三檔可調(diào)：±0.5V、±1.0V、±2.0V，因此為了減小轉(zhuǎn)換誤差，使模擬信號在A/D轉(zhuǎn)換器輸入的允許范圍內(nèi)盡可能大，就需要對模擬信號的幅值進行必要的調(diào)整，即在信號進行模數(shù)轉(zhuǎn)換之前對信號進行濾波和降壓等信號調(diào)理，使其電壓符合A/D轉(zhuǎn)換器的要求。本設計中，I/Q模擬基帶信號通過2片ADI公司的箝位放大器AD8036，使其信號電壓箝位在±1.0V以內(nèi)。

　　數(shù)據(jù)FIFO緩存電路

　　I/Q模擬基帶信號經(jīng)A/D轉(zhuǎn)換后變?yōu)?路12位數(shù)字信號，分別連接至2片IDT7203的輸入數(shù)據(jù)總線上。IDT7203是IDT公司生產(chǎn)的高性能FIFO芯片，該芯片是一個雙端口的存儲緩沖芯片，具有2k×9位的RAM陣列，結(jié)構(gòu)簡單，易于操作，其內(nèi)部的讀、寫指針可在先入先出的基礎上對數(shù)據(jù)自動寫入和讀出。IDT7203通過外部電路提供的寫信號WR和讀信號RD進行數(shù)據(jù)的讀寫操作，并提供了三種標志位：全滿標志位FF、半滿標志位XO/HF和全空標志位EF來標明數(shù)據(jù)的寫入情況，以防止數(shù)據(jù)的空讀和溢出。在本數(shù)據(jù)采集板中，4片F(xiàn)IFO緩存器均工作在單一器件模式下，用來存儲I路和Q路模擬基帶信號從啟動A/D轉(zhuǎn)換到PC/104總線讀取數(shù)據(jù)的時間內(nèi)經(jīng)A/D所轉(zhuǎn)換的數(shù)據(jù)。在實際使用時，可以通過PC/104軟件編程設定FIFO的使用深度，這樣可以大大減少A/D轉(zhuǎn)換的中斷次數(shù)，保證較高的采樣頻率和較低的中斷頻率。