賽靈思重回DAC并提出關(guān)鍵問題

　　All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )宣布出席 2012 年 6 月 3 日至 7 日在美國舊金山舉行的全球設(shè)計自動化大會 (DAC)，這也是該公司 11 年后第一個展臺展示活動，展示內(nèi)容為其全新的Vivado™ 設(shè)計套件。隨著專用器件設(shè)計的成本和風(fēng)險不斷提升，只有極少數(shù)超大批量商品的生產(chǎn)才適用于專用器件設(shè)計。針對成本、功耗、性能和密度等日益嚴(yán)格的產(chǎn)品需求，可編程平臺已成為設(shè)計者的唯一選擇。我們要問的是：在能夠選擇All Programmable技術(shù)的時候，為何還要用 ASIC?

　　內(nèi)容：2012 年第 49 屆全球設(shè)計自動化大會 (DAC)
　　地點：加利福尼亞州舊金山 Moscone 中心 730 號展臺
　　時間：展 覽：2012 年 6 月 4 日至 6 日
　　大會活動：2012 年 6 月 3 日至 7 日

　　賽靈思采用 28nm 技術(shù)，致力于開發(fā)All Programmable的技術(shù)和器件，超越了硬件進(jìn)入軟件，超越了數(shù)字進(jìn)入模擬，超越了單芯片進(jìn)入了3D堆疊芯片。全新開發(fā)的 Vivado 設(shè)計套件可滿足未來 10 年All Programmable器件的設(shè)計需求，并架起通往 ASIC 領(lǐng)域的寬闊橋梁。Vivado 設(shè)計套件是以系統(tǒng)和 IP 為中心的新一代設(shè)計系統(tǒng)，能解決系統(tǒng)級集成能力和實現(xiàn)效率方面的瓶頸問題。訪問賽靈思展臺的觀眾將了解到，Vivado 設(shè)計套件能將可編程設(shè)計工作效率提高四倍，降低設(shè)計成本，加速產(chǎn)品上市，滿足最高集成度的軟/硬件可編程設(shè)計需求。參會者還將了解到 Vivado 設(shè)計套件如何支持滿足ASIC設(shè)計標(biāo)準(zhǔn)要求的IP 元數(shù)據(jù)、IP 接口、設(shè)計工具以及賽靈思聯(lián)盟計劃成員推出的日益豐富的 IP 和設(shè)計工具解決方案。

　　賽靈思專家將在以下的展臺演示、深度技術(shù)研討會和會議小組討論環(huán)節(jié)等探討以下議題：

　　展臺內(nèi)的技術(shù)專題活動

• Vivado 設(shè)計套件簡介——全新的Vivado 設(shè)計套件相對傳統(tǒng)設(shè)計流程而言，可將集成度和實現(xiàn)效率提高四倍，而且通過簡化設(shè)計工作，降低了成本，并支持設(shè)計環(huán)境的自動化，同時不限制設(shè)計環(huán)境，保持靈活性。
• Vivado ，以 IP 和系統(tǒng)為中心的設(shè)計環(huán)境——Vivado 設(shè)計套件是一款以 IP 和系統(tǒng)為中心的設(shè)計環(huán)境，包括 Vivado IP 集成器(是一款交互式設(shè)計與驗證環(huán)境，可通過接口層互聯(lián)，以圖形方式連接賽靈思、第三方提供的 IP 核或?qū)Ｓ?IP 核來創(chuàng)建和驗證層次化系統(tǒng)。)和 Vivado IP 封裝器(幫助賽靈思和第三方 IP 提供商以及最終客戶封裝內(nèi)核、模塊或完成的設(shè)計，并配套提供所有約束條件、測試平臺和技術(shù)文檔)。
• Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規(guī)范直接應(yīng)用于 FPGA，且無需手動創(chuàng)建 RTL，從而加速了設(shè)計實現(xiàn)進(jìn)程。
• Vivado 實現(xiàn)與分析——Vivado 設(shè)計套件共享可擴(kuò)展數(shù)據(jù)模型的架構(gòu)設(shè)計能支持不同設(shè)計來源、示意圖、層次化瀏覽器、設(shè)計報告、消息、布局規(guī)劃和器件編輯器視圖間的交叉探測。這種獨特的功能通過圖形化反饋，確定每個設(shè)計階段存在的設(shè)計問題，從而加速調(diào)試進(jìn)程和時序收斂。

　　展臺內(nèi)的展覽演示

　　所有 Vivado 設(shè)計套件演示均采用 Zynq™-7000 可擴(kuò)展處理平臺或基于 3D 堆疊芯片的 Virtex^®-7 2000T 來展示功能。賽靈思就每個硬件平臺將展示：

• Vivado IP 集成器——是一款交互式設(shè)計與驗證環(huán)境，可通過接口層互聯(lián)，以圖形方式連接賽靈思、第三方提供的 IP 核或?qū)Ｓ?IP 核來創(chuàng)建和驗證層次化系統(tǒng)。
• Vivado流程實現(xiàn)——隨著設(shè)計細(xì)化、綜合和布局布線的推進(jìn)，Vivado 設(shè)計套件能讓您較早獲得功耗、時序和資源利用等關(guān)鍵設(shè)計參數(shù)。
• Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規(guī)范直接應(yīng)用于 FPGA，且無需手動創(chuàng)建 RTL，從而加速了設(shè)計實現(xiàn)進(jìn)程。

　　賽靈思參會活動

　　6月5日：

• “具有差異意識的 28nm 設(shè)計實現(xiàn)” – Suresh Raman，技術(shù)研究員 CAD 工程師
• “下一個 ASIC 設(shè)計會不會是 FPGA?” – Brent Przybus，F(xiàn)PGA產(chǎn)品線總監(jiān)

　　6月6日：

• “高層次綜合生產(chǎn)部署：我們準(zhǔn)備好了嗎?” – Vinod Kathail，高級工程師
• “大廳討論：摩爾定律的陰暗面” – Steve Glaser，企業(yè)戰(zhàn)略高級副總裁
• “基于 FPGA 的 ASIC 原型” – Ramine Roane，工具產(chǎn)品市場總監(jiān)
• “硬件輔助原型與驗證：自制還是購買?” – Austin Lesea，首席工程師

　　6月7日：

• “3D是否為未來發(fā)展做好了準(zhǔn)備?” – Liam Madden，F(xiàn)PGA 開發(fā)與芯片技術(shù)企業(yè)副總裁