使用LX9開(kāi)發(fā)板對(duì)兼容ARM9處理器的開(kāi)源軟核進(jìn)行Dhrystone Benchmark測(cè)試(上)

　　LX9開(kāi)發(fā)板由安富利設(shè)計(jì)生產(chǎn)，體積小，便于攜帶。一端是普通的USB接口，可以插入筆記本或臺(tái)式機(jī)，用ISE編程，下載到FPGA上。另外，為了便于調(diào)試，在另外一端也配備了USB的Type B接口，通過(guò)連接線，連到電腦后，可以實(shí)現(xiàn)USB轉(zhuǎn)串口的功能。所以，筆者現(xiàn)在的開(kāi)發(fā)就是通過(guò)在兩個(gè)連接線把這塊開(kāi)發(fā)板與電腦的兩個(gè)USB串口連接起來(lái)，一端是用來(lái)FPGA編程的，一端是串口調(diào)試的。接下來(lái)，筆者想與讀者分享下如何使用這款兼容ARM9處理器的CPU內(nèi)核進(jìn)行Dhrystone Benchmark的測(cè)試。

　　首先，針對(duì)Spartan 6 LX9這塊開(kāi)發(fā)板新建FPGA project，須在Family中選擇Spartan 6，在Device中選擇XC6SLX9，在Package中選擇CSG324，在Speed中選擇-2，如圖2所示?！　?/p>

 

　　新建工程后，我們就可以增加頂層文件，以及各種設(shè)計(jì)文件。下面是筆者做Dhrystone Benchmark的工程結(jié)構(gòu)圖。如圖3所示，這個(gè)工程采用的是XC6SLX9-2CSG324，完全符合開(kāi)發(fā)板中的FPGA設(shè)定。它有一個(gè)頂層文件: dhry_top(dhry_top.v)，這個(gè)頂層文件涵蓋了幾個(gè)基本模塊。這些基本模塊有：u_pll模塊(負(fù)責(zé)生成時(shí)鐘);u_arm9模塊：這就是兼容ARM9處理器內(nèi)核;u_rom模塊：存儲(chǔ)處理器運(yùn)行指令的ROM;u_ram模塊：處理器運(yùn)行需要的RAM;u_uart模塊：一個(gè)簡(jiǎn)單的串口生成模塊;dhry_top.ucf：整個(gè)工程的管腳約束文件。

　　首先介紹u_arm9-arm9(arm9.v)，這是筆者設(shè)計(jì)的兼容ARM9處理器的CPU內(nèi)核。它設(shè)計(jì)簡(jiǎn)單，易于集成到自己的設(shè)計(jì)當(dāng)中，下表是它的接口列表。

　　為了讓它工作起來(lái)，必須為它配備ROM提供執(zhí)行的指令，配備RAM提供運(yùn)行的空間。下面是它的簡(jiǎn)單的ROM和RAM模型。

　　這兩個(gè)模型非常簡(jiǎn)單，容易采用FPGA內(nèi)部的Block RAM來(lái)實(shí)現(xiàn)。ISE為我們準(zhǔn)備了非常好的生成IP的工具——CORE Generator，只要我們選擇Project-> New Source即可調(diào)出下面的界面。選擇IP(CORE Generator & Architecture Wizard)，可以生成本次Dhrystone Benchmark測(cè)試需要的三個(gè)IP: PLL、ROM、RAM。

　　具體的生成過(guò)程，大家可以自己摸索。下面通過(guò)頂層dhry_top.v來(lái)看看，這三個(gè)IP和uart模塊是如何合并一起實(shí)現(xiàn)Dhrystone Benchmark測(cè)試的。