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基于FPGA的正交相干檢波方法實(shí)現(xiàn)

作者: 時(shí)間:2012-10-06 來源:網(wǎng)絡(luò) 收藏

2 方案

本文引用地址:http://butianyuan.cn/article/148357.htm

首先將輸入的一路12位數(shù)字信號(hào)中的每一位都與時(shí)鐘信號(hào)進(jìn)行異或運(yùn)算,以使I’(n)=x(2n)(-1)n和Q’(n)=x(2n+1)(-1)n+1,從而達(dá)到符號(hào)修正的目的。經(jīng)過修正,輸出的數(shù)字信號(hào)序列是一個(gè)由I的偶數(shù)項(xiàng)和Q的奇數(shù)項(xiàng)交替出現(xiàn)所組成的序列,即:I0,Q1,I2,Q3,I4,Q5,…,I2n,Q2n+1…。為Bessel插值,還需要得到某時(shí)刻Q2n+1值所對(duì)應(yīng)的I的偶數(shù)項(xiàng)(I2n-2,I2n,I2n+2和I2n+4)。鑒于移位寄存器有延時(shí)功能,可使用12片移位寄存器74164取出I的偶數(shù)項(xiàng)序列,同時(shí)分離的還有相應(yīng)的Q2n+1一路信號(hào)。接著,I的偶數(shù)項(xiàng)序列經(jīng)過加法器電路進(jìn)行有符號(hào)加、減法運(yùn)算。由于Bessel插值中的分母均為2的整數(shù)冪,因而用右移來2的整數(shù)冪除法非常方便。其實(shí)現(xiàn)框圖如圖2所示。

實(shí)現(xiàn),由于只涉及移位、簡(jiǎn)單門和加減法運(yùn)算,因此,用FPGA實(shí)現(xiàn)起來很方便,也可以獲得較高的運(yùn)算速率。

3 FPGA的硬件仿真結(jié)果

為便于觀察,仿真時(shí)可設(shè)定輸入信號(hào)A (t)為常數(shù),A/D的采樣率fs為8 MHz來對(duì)信號(hào)進(jìn)行中頻采樣并插值,以得到二路信號(hào)。運(yùn)用QuartusⅡ的仿真結(jié)果如圖3所示。

圖3中,data為A/D采樣后的輸入信號(hào),xor為符號(hào)修正后的信號(hào),i_out,q_out為輸出信號(hào)。

之后,將仿真程序下載到電路板中的FPGA(使用的是ALTERA公司的EPlC3T144C7芯片)中,便可用示波器觀察到如圖4所示的仿真結(jié)果。

從圖4可以看出,I,Q兩路輸出為相似的波形,符合前面的設(shè)定A(t)為常數(shù);其中圖4(a)為圖4(b)的展開圖,由圖4可以看出,I,Q兩路

信號(hào)存在相位上的差異。

4 結(jié)束語

本文詳細(xì)介紹了中頻直接采樣及Bessel插值理論,并這一理論,用FPGA將一路中頻信號(hào)分解成了兩路數(shù)字信號(hào),本文同時(shí)重點(diǎn)給出了用FPGA實(shí)現(xiàn)這一過程的詳細(xì)方案。


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