基于FPGA芯片的GPS信號源的設(shè)計方案介紹

　　在模擬電路射頻模塊中，頻率合成器ADF4360-4為混頻器提供本振信號，其應(yīng)用電路如圖4所示，頻率合成器的模擬輸入是外部溫補(bǔ)晶振，晶振通過一個濾波器將標(biāo)準(zhǔn)時鐘送到ADF4360-4的16腳REFin;頻率合成器的輸出管腳是4腳：RFoutA和5腳RFoutB，這兩路輸出差分高頻信號，通過匹配網(wǎng)絡(luò)和諧振濾波網(wǎng)絡(luò)送入混頻器的差分輸入端;第17～19管腳分別是頻率合成器初始化時控制數(shù)據(jù)的CLK腳、DATA腳、LE腳，與測試輸出用的20腳MUXOUT一并接到一個5針插頭，以便與FPGA芯片連接，作為其輸入輸出控制接口;12腳Cc為補(bǔ)償管腳，連一個電容接地;13腳Rset用來設(shè)置電荷泵輸出最大電流的大小，電流大小由公式ICPmax=11.75/Rest決定，本電路中Rest=4.7 kΩ;14腳CN連一個電容接Vvco去耦;6腳VCO電源、21腳數(shù)字電源和2腳模擬電源分開放置，分別加去耦電容;其他的模擬地和數(shù)字地直接接地。

　　2.3 初始化設(shè)計

　　頻率合成器ADF4360-4通過高速雙模前置分頻器P，5位脈沖吞咽可編程計數(shù)器A，13位主可編程計數(shù)器B和14位可編程參考R分頻器共同決定主分頻比，其輸出頻率為

　　。模擬電路中使用輸入晶振為fi=11.289 6 MHz，數(shù)字電路部分輸出GPS信號頻率為12.5 MHz，經(jīng)過推算可以設(shè)置頻率合成器參數(shù)A=5，B=34，P=8，因此頻率合成器輸出本振信號頻率為.f0=1 563.609 8 MHz。

　　頻率合成器ADF4360-4內(nèi)部有3個24位寄存器，R寄存器、C寄存器和N寄存器，由于寄存器是用來暫存指令和數(shù)據(jù)的，每次掉電后原來寫入寄存器的數(shù)據(jù)也就丟失了，因此每次上電時，必須重新給寄存器寫入數(shù)據(jù)才能獲得所需的本振輸出。通電時寄存器數(shù)據(jù)寫入順序是R寄存器、C寄存器和N寄存器，寄存器數(shù)據(jù)輸入程序用VHDL語言編寫，采用FPGA芯片來控制，其中3個24位寄存器的初始化設(shè)置值如表1所示。其中每個寄存器最末兩位DBl和DB0用來決定目標(biāo)寄存器，比如“01”代表R寄存器，“10”代表N寄存器，“00代表C寄存器;R寄存器的DBl5～DB2用來設(shè)置14位可編程參考分頻器R，N寄存器的DB20～DB8用來設(shè)置13位主可編程計數(shù)器B，DB6～DB2用來設(shè)置5位脈沖吞咽可編程計數(shù)器A，C寄存器的DB23和DB22用來決定高速雙模前置分頻器P，比如“OO”表示P=8，C寄存器的DBl3和DBl2用來設(shè)置輸出功率大小，例如“10”表示頻率合成器輸出功率大小是-7 dBm，可以根據(jù)實際需要調(diào)整輸出功率的大小。

　　ADF4360-4的3個寄存器數(shù)據(jù)寫入是通過ADI公司的FPGA芯片PlC6Q240C8的3個雙向I/O口來實現(xiàn)的，連接原理如圖4所示，F(xiàn)PGA芯片的3個雙向I/O口，分別連接ADF4360-4的LE腳、DATA腳、CLK腳，其中CLK為串行時鐘輸入，DATA為串行數(shù)據(jù)輸入，LE為加載使能。ADF4360-4初始化時序如圖5所示。首先由DATA腳在每個CLK的上升沿從MSB(最高有效位)開始依次寫入24位移位寄存器中的數(shù)據(jù)，并根據(jù)LE腳的上升沿信號一次性將輸入的24 b數(shù)據(jù)加載到目標(biāo)寄存器，然后再進(jìn)行下一個目標(biāo)寄存器的初始化，其中C寄存器和N寄存器的賦值間隔應(yīng)該大于5 ms。

　　3 實驗結(jié)果

　　數(shù)字電路模塊的核心是基帶/中頻模塊，采用ADI公司的FPGA芯片EPlC6Q240C8，該芯片采用130 nm工藝，邏輯單元有5 980個，在Quart-usⅡ8.O平臺下測試，測試結(jié)果是GPS信號調(diào)制占用邏輯單元337個，采用ModelSim仿真平臺，編寫TestBench測試文件，在ModelSim平臺下導(dǎo)出時長1 ms的GPS信號數(shù)據(jù)，在Matlab上進(jìn)行功率譜分析，仿真波形如圖6(a)所示，中心頻率是12.5 MHm將基帶/中頻模塊輸出的GPS中頻信號送到安泰頻譜分析儀AT5011進(jìn)行頻譜分析，頻譜波形如圖6(b)所示，信號中心頻率為12.5 MHz，中頻信號能量主要集中在主瓣上，仿真結(jié)果和實測結(jié)果相符合。

　　模擬電路的射頻模塊在進(jìn)行PCB電路設(shè)計時，需要考慮的問題是噪聲干擾，噪聲干擾是影響射頻電路性能的重要因素，在PCB布局時要考慮數(shù)字電路和模擬電路之間的干擾，大功率器件和小功率器件之間的干擾，供電電源的噪聲干擾，高頻線的布線及接地等因素。射頻模塊的驗證是觀察是否將GPS中頻信號上變頻為1 575.42 MHz的信號，測試中將射頻模塊輸出的GPS射頻信號經(jīng)60 dB衰減后送到頻譜分析儀，頻譜顯示信號是一個單頻信號，中心頻率是1 575.4 MHz，測試符合系統(tǒng)設(shè)定要求。

　　4 結(jié)語

　　通過分析頻率合成器ADF4360-4的工作原理、性能特點及其應(yīng)用電路設(shè)計，結(jié)合GPS信號源設(shè)計，提出了以FPGA芯片和頻率合成器為核心的GPS信號源的總體設(shè)計方案，分?jǐn)?shù)字電路和模擬電路兩部分進(jìn)行了設(shè)計與實現(xiàn)，并給出了實驗測試。結(jié)果表明，以FPGA為核心的基帶/中頻模塊實現(xiàn)了GPS信號的BPSK調(diào)制，擴(kuò)頻調(diào)制，輸出了12.5 MHz的GPS中頻信號;以頻率合成器ADF4360-4為核心的射頻模塊完成了上變頻功能，將GPS中頻信號調(diào)制到射頻1 575.4 MHz上，測試滿足系統(tǒng)設(shè)計要求。