基于DDS技術的超聲波功率源的設計

近年來,超聲波在工業(yè)中的應用不斷涌現(xiàn),比如超聲波探傷,超聲波清洗等等。伴隨著超聲研究的熱門，如何有效的產生符合要求的超聲波功率源也變的迫切起來，其性能特點直接影響著超聲的研究工作。上述研究需要超聲波具有高分辨率、高穩(wěn)定性、大功率、頻率大范圍可調等特點，為此，本文提出了一種基于現(xiàn)場可編程邏輯門陣列(FPGA)的DDS技術用來產生超聲波功率源的方案，并已將其應用在實際的聲學研究中。

　　一.系統(tǒng)原理及特點

　　系統(tǒng)原理如圖1所示。用現(xiàn)場可編程邏輯門陣列(FPGA)芯片，通過直接數字頻率合成(DDS)技術產生頻率為1kHz～100kHz的波形信號;功率放大采用功放模塊;功率放模塊的輸出通過輸出變壓器和電感組成的匹配網絡驅動壓電換能器激發(fā)超聲波。

　　本系統(tǒng)的主要特點有 ：

　　(1)用數字DDS技術產生波形信號，分辨率高、穩(wěn)定性好、頻率范圍大，系統(tǒng)頻率不會隨工作時間出現(xiàn)漂移。

　　(2)功率放大功放模塊，系統(tǒng)性能穩(wěn)定，功率可達500W左右。

　　(3)系統(tǒng)通過上位機串行口輸入控制數據或接收反饋，操作靈活方便。

　　二.系統(tǒng)硬件實現(xiàn)

　　2.1 DDS原理及電路實現(xiàn)

　　DDS技術是一種用數字控制信號的相位增量技術，具有頻率分辨率高、穩(wěn)定性好、可靈活產生多種信號的優(yōu)點。基于DDS的波形發(fā)生器是通過改變相位增量寄存器的值△phase(每個時鐘周期的度數)來改變輸出頻率的。如圖2所示，每當N位全加器的輸出鎖存器接收到一個時鐘脈沖時，鎖存在相位增量寄存器中的頻率控制字就和N位全加器的輸出相加。在相位累加器的輸出被鎖存后，它就作為波形存儲器的一個尋址地址，該地址對應的波形存儲器中的內容就是一個波形合成點的幅度值，然后經D/A轉換變成模擬值輸出。當下一個時鐘到來時，相位累加器的輸出又加一次頻率控制字，使波形存儲器的地址處于所合成波形的下一個幅值點上。最終，相位累加器檢索到足夠的點就構成了整個波形。

　　DDS的輸出信號頻率由下式計算：

　　Fout=(△phase×FCLK)/2N (1)

　　DDS的頻率分辨率定義為：

　　Fout=FCLK/2N (2)

　　由于基準時鐘的頻率一般固定，因此相位累加器的位數決定了頻率分辨率，位數越多，分頻率越高。

　　2.2 DDS的FPGA實現(xiàn)

　　FPGA(現(xiàn)場可編程邏輯門陣列)是從80年代中期開始出現(xiàn)的一種新的可編程器件，它們的編程方式先進高速，可以在線編程修改，一般工作頻率可以達到100MHz，所以在數字電路設計領域得到越來越廣泛的應用。本系統(tǒng)中采用Altera公司的cyclone系列的FPGA進行DDS的設計，采用的芯片是EP1C3T144C8。

　　(1)相位字寄存器

　　它是一個24位的并行輸入并行輸出寄存器，用來存放24位的相位值，即頻率控制字，系統(tǒng)工作時，可以通過上位機的串口輸入頻率控制字。

　　(2)相位累加器

　　相位累加器用于對代表頻率的相位字進行累加運算，相位字的值決定了輸出信號的頻率。

　　如圖3，本系統(tǒng)中的累加器采用的是24位的結構，如果直接采用很寬位數的加法器構成累加器，則加法器的延時會大大的限制累加器的操作速度，所以采用的是3個8位的累加器級連的結構，每一級采用一個小的累加器實現(xiàn)部分位的累加，然后再將進位值傳給下一級做進一步的累加，從而提高了系統(tǒng)的運算速度。

　　(3)查找表的結構

　　本系統(tǒng)將累加器的高8位作為查表表的地址，其中高兩位用來確定象限。

　　在FPGA中，正弦表是用ROM來實現(xiàn)的，為了節(jié)省資源，考慮到正弦波的對稱性，實際上只需要存儲正弦值在第一象限的值，如圖4所示。查找表的邏輯流程如圖5。