基于CPLD和Embedded System的LED點陣顯示

摘要：采用自頂向下的設計思想，綜合運用EDA 技術、CPLD技術和共享式雙口RAM，解決了大屏幕LED點陣顯示屏無閃爍顯示的技術難題。給出了系統(tǒng)設計方法及實際電路。

LED點陣顯示屏是顯示公共信息的一種重要顯示終端，其中大屏幕LED點陣顯示屏在許多場合得以應用。大屏幕顯示所采用的技術比中小屏幕顯示難度更大，因為其屏幕大、LED點數(shù)多，要求在極短的時間內刷新每個點，使得其掃描速率必須非常高，所以只有設計合理的控制電路才能達到這個要求。本文著重解決大屏幕LED點陣顯示這一技術難題。通過采用自頂向下的設計思想，綜合運用高速CPLD、雙口RAM等技術和芯片，設計出了大、小屏幕皆適合的顯示控制電路。特別是利用單片機、CPLD與雙口RAM的無縫結合，將復雜的任務分配給不同的硬件處理，滿足了對實時性的要求。本系統(tǒng)不僅給大屏幕LED點陣顯示提供了優(yōu)良的控制電路，而且為CPLD器件和EDA技術提供了切實的應用實例。其中，共享雙口RAM的應用，為高速總線與低速總線的通信提供了一個新的解決方案。

1 硬件設計
顯示系統(tǒng)由信號處理電路和掃描電路兩大塊構成，其系統(tǒng)原理框圖如圖1所示，實際電路框圖如圖2所示。微處理器MCU采用8 位單片機AT89C51，它通過串口接收來自PC機的待顯示數(shù)據(jù)。由于PC機串行總線標準RS232 的邏輯電平與單片機電路使用的TTL電平不同，所以PC機與MCU之間的通信數(shù)據(jù)必須經過RS232 電平轉換芯片MAX232進行轉換。從PC機接收到的數(shù)據(jù)存放在8K字節(jié)的電可擦寫內存EEPROM 28C64中，這樣可方便地隨時修改待顯示的信息，并且在掉電情況下不至于丟失數(shù)據(jù)。由于系統(tǒng)軟件要進行大批量的數(shù)據(jù)處理，所以擴充了單片機緩存區(qū)大小，采用了8K字節(jié)的外部靜態(tài)RAM 6264。

1.1 雙口RAM的應用
采用雙口RAM是本設計的一個主要特色。一般的RAM(如6116)只有一套地址總線、數(shù)據(jù)總線和控制總線，在同一時間只能執(zhí)行同一總線操作。而標準雙口RAM有左側和右側兩套地址總線、數(shù)據(jù)總線和控制總線，可供兩套總線對其進行訪問。在本系統(tǒng)中，單片機通過共享的雙口RAM IDT7132與CPLD通信，單片機將數(shù)據(jù)寫入IDT7132中，而CPLD則從IDT7132中讀取數(shù)據(jù)并通過掃描邏輯電路輸出出去。

由于CPLD掃描模塊可以達到很高的掃描速率，而單片機的運行速度則相對較低，并且兩個模塊間需要有大量的數(shù)據(jù)交換，為此選擇雙口RAM芯片IDT7132SA35JS，它的速度等級是35ns，完全滿足兩個模塊實時通信的要求。雙口RAM是兩個數(shù)據(jù)模塊間的數(shù)據(jù)信道，必須是共享的，它在本設計中起到了關鍵作用。

1.2 基于CPLD的獨立掃描模塊
顯示部分的點陣模塊采用雙色LED共陰點陣模塊(實際上可顯示紅、黃、綠三色)。 8 塊8×8點陣模塊連接成32×32點陣。為易于控制，將公共接口作為行控制，且行的接地引腳經過一個開關三極管接地(設計中簡稱行掃描管)，實現(xiàn)對相應列的控制。因為一個行掃描管同時控制著一行中多個LED的通斷，所以它承載較大電流。以每個發(fā)光二極管流過的電流為10mA計算，一個128列的點陣屏中，每個行掃描管所承受的電流是10mA×128=1.28A,為此選用高速中功率達林頓管TIP127，它的集電極吸收電流最大可達5A，保證了行的驅動能力。由于顯示點陣的每一行都需要用一個三極管來控制，所以32×32點陣共需要32個TIP127。

行掃描電路采用通用數(shù)字電路譯碼輸出來控制。在32×32點陣顯示時，掃描輸出需要大量的I/O埠，而ATMEL公司生產的CPLD 芯片ATF1508AS15JC84(與ALTERA公司的MAX7128SLC84-15功能及封裝等完全兼容)的外部I/O埠不夠用，所以采用兩片CPLD，一片專用于行掃描，另一片用于讀取雙口RAM IDT7132中的數(shù)據(jù)并進行列掃描。

列掃描電路的功能是在選中某行時送該行對應的列數(shù)據(jù)，由于采用的是8位微處理器，一次只能送一個字節(jié)的數(shù)據(jù)，即每次只能掃描8列。本設計中，采用8550三極管矩陣驅動方式，從而節(jié)省了大量控制信號引腳資源。

獨立掃描模塊的功能是以雙口RAM 為中介將單片機送來的資料在LED 點陣顯示屏上顯示出來，其電路原理圖如圖3所示。單片機總線將處理好的待顯示數(shù)據(jù)存放在U5(雙口RAM IDT7132SA35JS中，然后U6(CPLD芯片ATF1508AS15JC84，用Verilog HDL語言編寫其總線讀邏輯)讀取存放在U5中的待顯示數(shù)據(jù)并驅動顯示屏。整個顯示屏為128×32點陣，一次掃描一個字節(jié)即8位，為此全屏顯示需要128×32÷8=512字節(jié)。將地址線A9R、A10R 接地，這樣只允許訪問U5中的低512K 字節(jié)。 CA0~CA8是CPLD 輸出到U5中的地址總線，CD0~CD7是從U5讀出數(shù)據(jù)的數(shù)據(jù)總線。 J1是行掃描信號接口，CH0~CH4 為行掃描計數(shù)器輸出信號，時鐘信號可從CLK 輸出給行掃描計數(shù)器。 J2為列掃描控制信號V0~V7輸出接口。 DR0~DR15為一色的列選通控制信號輸出，由于I/O端口引腳不夠，所以另一色的列選通信號采用譯碼電路譯碼輸出，用J3的四線輸出。 CON1為JTAG 接口，J6為時鐘源選擇接口，可接單片機的ALE信號，也可接有源晶振CR2的輸出。有源晶振CR2相當于一信號產生電路，只要其2腳接地，4腳接電源，3腳就有額定的輸出波形。

由于采用CPLD 設計掃描邏輯，所以掃描邏輯的關鍵不再取決于硬件連接，而是取決于芯片的設計。