基于FPGA的DES、3DES硬件加密技術(shù)

方案的驗(yàn)證及性能
調(diào)試的過(guò)程中用到SignalTap，SignalTap宏功能是一種嵌入式邏輯分析器，能夠在器件的特定觸發(fā)點(diǎn)捕獲數(shù)據(jù)并保存到FPGA的嵌入式系統(tǒng)塊中。這些數(shù)據(jù)被送到JTAG接口，通過(guò)ByteBlaster II 下載電纜上傳到quartus II波形編輯器中進(jìn)行顯示。圖4為在調(diào)試過(guò)程中用SignalTap捕捉到的3DES運(yùn)算的時(shí)序，平均18個(gè)時(shí)鐘周期處理完一個(gè)數(shù)據(jù)分組（64bit）。圖5為DES運(yùn)算的時(shí)序，平均36個(gè)時(shí)鐘周期處理完一個(gè)數(shù)據(jù)分組（256bit）。
最終調(diào)試DES、3DES算法加解密成功后，將Quartus II 7.2編譯生成的編程文件通過(guò)下載電纜ByteBlaster II下載到我們的試驗(yàn)板卡上。在Windows XP的系統(tǒng)下，用VC的環(huán)境編寫出了測(cè)試程序和驅(qū)動(dòng)程序，最終測(cè)得DES加解密的速度是：230Mb/s；3DES加解密的速度是：120Mb/s。

圖4 3DES時(shí)序波形圖

圖5 DES時(shí)序波形圖

注意事項(xiàng)
用SignalTap進(jìn)行調(diào)試的過(guò)程中，要使采樣頻率大于被測(cè)信號(hào)的最高頻率，否則無(wú)法正確反映被測(cè)信號(hào)的波形變化。由于系統(tǒng)的輸入最高頻率為50MHz，為了調(diào)試正確，利用了FPGA的鎖相環(huán)對(duì)輸入時(shí)鐘進(jìn)行倍頻，從而用100MHz的信號(hào)作為采樣頻率。另外需要設(shè)置合適的觸發(fā)點(diǎn)及采樣深度。

系統(tǒng)優(yōu)缺點(diǎn)分析及改進(jìn)方法
優(yōu)點(diǎn)：設(shè)計(jì)過(guò)程中采用了狀態(tài)機(jī)和流水線技術(shù)，提高了數(shù)據(jù)的加解密速度；另外采用FPGA使得設(shè)計(jì)比較靈活，各模塊均用了硬件描述語(yǔ)言編碼實(shí)現(xiàn)。

不足之處：DES曾被人利用網(wǎng)絡(luò)計(jì)算采用窮舉攻擊的方法破解過(guò)，目前也已經(jīng)設(shè)計(jì)出采用窮舉攻擊在4小時(shí)內(nèi)破解DES的機(jī)器。DES本身雖已不再安全，但在數(shù)據(jù)對(duì)安全性要求不高的場(chǎng)合仍然廣泛使用著，其改進(jìn)算法3DES的安全性還是相當(dāng)強(qiáng)的。

系統(tǒng)改進(jìn)方法：在要求安全性高的場(chǎng)合，可以采用安全性更高的算法（如AES等）來(lái)替換DES。