用插值查找表實(shí)現(xiàn)FPGA的DSP功能

作者：時(shí)間：2011-03-08 來(lái)源：網(wǎng)絡(luò)

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我們是否能夠提供一款其功能可滿足客戶所有獨(dú)特設(shè)計(jì)要求的DSP內(nèi)核。有時(shí)候內(nèi)核會(huì)太大，太小或者不夠快。有時(shí)，我們會(huì)開(kāi)發(fā)一款能確切滿足客戶需求的內(nèi)核，并迅速以CORE GeneratorTM商標(biāo)推出。不過(guò)即便在這種情況下，客戶仍然想要一套特定的DSP功能，而且刻不容緩。在這些情況下，我常常建議他們使用我們器件中的插值查找表來(lái)定制他們的DSP功能。

本文引用地址：http://butianyuan.cn/article/150978.htm

　　查找表 (LUT) 實(shí)質(zhì)上是一個(gè)存儲(chǔ)元件，能夠根據(jù)任何給定的輸入狀態(tài)組合，“查找”輸出，以確保每個(gè)輸入都有確切的輸出。采用LUT來(lái)實(shí)現(xiàn) DSP功能具有一些重大優(yōu)勢(shì)：

　　您可用諸如MATLAB®或Simulink®等高抽象層編程語(yǔ)言改變LUT內(nèi)容。

　　您可以設(shè)計(jì)一項(xiàng)DSP功能來(lái)運(yùn)行那些采用離散邏輯運(yùn)算將極度困難的數(shù)學(xué)函數(shù)，比如l y=log(x)、y=exp(x)、y=1/x、y=sin(x) 等。

　　LUT還可輕松執(zhí)行在可配置邏輯塊 (CLB)l 芯片，以及嵌入式乘法單元或DSP48可編程乘法累加 (MAC) 單元方面可能要求過(guò)多FPGA資源的復(fù)雜數(shù)學(xué)函數(shù)。

　　不過(guò)，以這種方式使用LUT當(dāng)然也會(huì)存在一些弊端。當(dāng)您使用LUT來(lái)實(shí)現(xiàn)DSP功能時(shí)，您必須使用塊RAM (BRAM) 元件。若執(zhí)行函數(shù) y=sqrt(x)(其中x 表示16位輸入，y 表示18位輸出)，每個(gè)變量則需要約64個(gè)18KB BRAM單元。如果，比如說(shuō)，您的目標(biāo)是實(shí)現(xiàn)小型化Spartan®器件，或者您有太多的運(yùn)算需要執(zhí)行，無(wú)法為每個(gè)變量省出64個(gè)BRAM單元，建議您放棄這種需要如此大量BRAM單元的方法，從系統(tǒng)架構(gòu)的角度來(lái)看，這種方法代價(jià)太大。

　　插值LUT方法不僅具有LUT方法在實(shí)現(xiàn)DSP功能時(shí)所帶來(lái)的各種優(yōu)勢(shì)，而且無(wú)需使用太多BRAM單元。采用這種方法，您可以使用來(lái)自容量較小的 LUT (比如，1000字 LUT)的連續(xù)輸出，線性地對(duì)其內(nèi)插，以模擬更大容量的LUT。這樣，您就可以實(shí)現(xiàn)比1000 字 LUT 更高的數(shù)值分辨率。此外，通過(guò)這種方法，僅需 1 個(gè) BRAM、1 個(gè)嵌入式乘法器(或DSP48)，以及少數(shù)幾個(gè)CLB芯片便可實(shí)施控制邏輯，因此LUT的使用成本變得更加合理化。而且，從信噪比的角度來(lái)看，其數(shù)值精度也是非常讓人滿意。

　　當(dāng)然，應(yīng)用插值LUT (ILUT) 方法需要一定的技巧。舉例來(lái)說(shuō)，采用該方法執(zhí)行y=sqrt(x) 函數(shù)時(shí)，可以清楚地顯示ILUT在面積占用、時(shí)序和數(shù)值精度方面的性能。我們先大致看一下這個(gè)示例，然后我再講解部分實(shí)例，說(shuō)明如何使用這種方法來(lái)滿足客戶截然不同的需求，比如讓傳遞函數(shù)呈非線性的傳感器實(shí)現(xiàn)線性化，以及實(shí)施自適應(yīng)有限脈沖響應(yīng)(FIR) 濾波器以消除合成孔徑雷達(dá) (SAR) 圖像上的斑點(diǎn)噪聲。

　　使用System Generator for DSP進(jìn)行設(shè)計(jì)

　　為在賽靈思FPGA上實(shí)施DPS算法，我借助了采用MathWorks Simulink基于模型設(shè)計(jì)方法的System Generator for DSP設(shè)計(jì)與綜合工具。System Generator得益于賽靈思在Simulink 環(huán)境中的DSP模塊組，可自動(dòng)調(diào)用CORE Generator為DSP構(gòu)建塊生成高度優(yōu)化的網(wǎng)表。Simulink是一種雙精度浮點(diǎn)設(shè)計(jì)工具，而System Generator則是一款定點(diǎn)運(yùn)算工具。不管怎樣，您只要將這兩種工具協(xié)同使用，就可以定義每個(gè)信號(hào)的總位數(shù)以及每個(gè)信號(hào)的二進(jìn)制位置，從而在定點(diǎn)運(yùn)算中巧妙處理分?jǐn)?shù)。仿真結(jié)果周期精確、位真，因此您可以方便地將它們與MATLAB腳本或Simulink模塊生成的浮點(diǎn)參考值相比較，以檢查量化誤差。

　　圖1顯示了System Generator中ILUT方案的頂層結(jié)構(gòu)圖。為讓這個(gè)方法盡可能一般化，假設(shè)nx=16位中的輸入變量 x 的取值范圍為0≤x1，因此其格式為“無(wú)符號(hào)16位加上二進(jìn)制點(diǎn)右邊的16 位”，也稱為Ufix_16_16格式。最高有效位 (MSB) 和最低有效位 (LSB) 模塊分別對(duì)應(yīng)輸入數(shù)據(jù)nb=10的最高位和nx-nb=6的最低位。這些信號(hào)被命名為x0和dx。y=sqrt(x) 輸出則以ny=17位二進(jìn)制數(shù)表示，格式為：Ufix_17_17。

　　圖 1. System Generator for DSP中插值查找表頂層方框圖

　　圖2顯示了1000字小容量LUT通過(guò)雙端口RAM模塊的部署步驟。由于該模塊系只讀存儲(chǔ)器，布爾常數(shù)模塊We_const強(qiáng)制將寫(xiě)入歸零。信號(hào) X0和X0+1則用作ROM表上后續(xù)的兩個(gè)地址。Data_const模塊的零常數(shù)定義了任何ROM字的大小(即本例中的ny)。