FPGA設(shè)計(jì)頻率的計(jì)算方法

我們的設(shè)計(jì)需要多大容量的芯片？我們的設(shè)計(jì)能跑多快？這是經(jīng)常困擾工程師的兩個(gè)問題。對于前一個(gè)問題，我們可能還能先以一個(gè)比較大的芯片實(shí)現(xiàn)原型，待原型完成再選用大小合適的芯片實(shí)現(xiàn)。對于后者，我們需要一個(gè)比較精確的預(yù)估，我們的設(shè)計(jì)能跑50M，100M 還是133M？

　　首先讓我們先來看看Fmax 是如何計(jì)算出來的。圖（1）是一個(gè)通用的模型用來計(jì)算FPGA的。我們可以看出，F(xiàn)max 受Tsu ， Tco ， Tlogic 和 Troute 四個(gè)參數(shù)影響。（ 由于使用FPGA 全局時(shí)鐘，時(shí)鐘的抖動(dòng)在這里不考慮）。

　　時(shí)鐘周期 T = Tco + Tlogic + Troute + Tsu

　　時(shí)鐘頻率 Fmax = 1/Tmax

　　其中：

　　Tco ： D 觸發(fā)器的輸出延時(shí)

　　Tlogic ： 組合邏輯延時(shí)

　　Troute ： 布線延時(shí)

　　Tsu ： D 觸發(fā)器的建立時(shí)間　　

圖（ 1 ） 時(shí)鐘周期的計(jì)算模型

　　由圖（1）可以看出，在影響Fmax 的四個(gè)參數(shù)中，由于針對某一個(gè)器件Tsu 和Tco 是固定的，因此我們在設(shè)計(jì)中需要考慮的參數(shù)只有兩個(gè)Tlogic 和Troute.通過良好的設(shè)計(jì)以及一些如Pipeline 的技巧，我們可以把Tlogic 和Troute 控制在一定的范圍內(nèi)。達(dá)到我們所要求的Fmax.

　　經(jīng)驗(yàn)表明一個(gè)良好的設(shè)計(jì)，通?？梢詫⒔M合邏輯的層次控制在4 層以內(nèi)，即（ Lut Levels 《=4 ） 。而Lut Levels（ 組合邏輯的層次 ）將直接影響Tlogic 和Troute 的大小。 組合邏輯的層次多，則Tlogic 和Troute 的延時(shí)就大，反之， 組合邏輯的層次少，則Tlogic 和Troute 的延時(shí)就小。

　　讓我們回過頭來看看Xilinx 和Altera 的FPGA 是如何構(gòu)成的。是由Logic Cell （ Xilinx ）或 Logic Element（ Altera ）這一種基本結(jié)構(gòu)和連接各個(gè)Logic Cell 或Logic Element 的連線資源構(gòu)成。無論是Logic Cell 還是 Logic Element ，排除其各自的特點(diǎn)，取其共性為一個(gè)4 輸入的查找表和一個(gè)D 觸發(fā)器。如圖（2）所示。而任何復(fù)雜的邏輯都是由此基本單元復(fù)合而成。圖（3）。上一個(gè)D 觸發(fā)器的輸出到下一個(gè)D 觸發(fā)器的輸入所經(jīng)過的LUT 的個(gè)數(shù)就是組合邏輯的層次（ Lut Levels ）。因此，電路中用于實(shí)現(xiàn)組合邏輯的延時(shí)就是所有Tlut 的總和。在這里取Lut Levels = 4 。故Tlogic = 4 * Tlut ?！　?/p>

圖（ 2 ） FPGA基本邏輯單元　　

圖（ 3 ） 復(fù)雜組合邏輯的實(shí)現(xiàn)