標準單元ASIC和FPGA的權衡及結構化ASIC

多種制造FPGA的深亞微米工藝，如Xilinx公司最新Spartan-3系列產品采用的90納米工藝（參考文獻1），使每塊芯片上的門電路數(shù)量變得越來越大。如果您的設計使用FPGA的嵌入式存儲器陣列和擴散式模擬及數(shù)字功能模塊，如DLL、PLL、乘法累加器、串行器/解串行器（SERDES）電路、高速I/O緩存器，在某些情況下甚至是CPU芯核和相關外設，則FPGA的可用功能是極大的。您可以根據(jù)設計的需求來訂購少量或大量的FPGA，而且不必向供應商支付NRE（非經(jīng)常工程）費用。供應商已經(jīng)安排并調試芯片的邏輯平面、存儲器平面、信號路由平面以及電源平面。
　　
一旦您的設計完成，你便可在幾秒鐘到幾分鐘之內擁有一塊實用的芯片。一般說來，你用來開發(fā)和調試設計的工具要比用于開發(fā)調試專用集成電路（ASIC）的工具便宜許多。（然而，如果Hier設計公司售價為25,000 美元的PlanAhead代表未來工業(yè)趨勢的話，F(xiàn)PGA工具組的平均價格將會上漲）。但是，無論FPGA變得多么密集，F(xiàn)PGA的面積效率仍然要比用可比工藝制造的標準單元ASIC低一到兩個數(shù)量級。FPGA，尤其是基于占用大量硅面積的、每個單元六個晶體管的靜態(tài)存儲器（SRAM）的查尋表（LUT）和配置元件技術的FPGA，其功耗要比對等的ASIC大得多。
　　
遺憾的是，ASIC的很多優(yōu)點也帶來相應的缺點。由于芯片按照摩爾定律光刻線路發(fā)展，NRE費用、最少訂購數(shù)量以及每席開發(fā)工具套件的費用都將猛漲（圖1）。ASIC的最少訂購數(shù)量反映了供應商能夠在生產線上生產并仍可獲利的最少的用戶專用晶圓。芯片的裸芯片越大，所需的最小訂購數(shù)量就越小，而且您還會看到為什么改用線寬更小的光刻工藝和更大的晶圓后能大大提高這種最小批量需求。



圖1 標準單元ASIC掩膜集、非經(jīng)常性工程（NRE）和工具集三種費用以指數(shù)形式增長，這驅使大量潛在用戶考慮各種替代辦法（由Altera公司提供）。
　　
電源電壓下降、信號耦合以及深亞微米布線效應會造成種種故障，查找、修理這些故障所需的時間加上布線主導的時序收斂，都會延長標準單元ASIC的開發(fā)周期。甚至在當您認為您的設計業(yè)已完成時，您還不得不等待設計通過漫長的生產、測試以及包裝等工序，然后才能取回芯片，而且，如果您設計的芯片不工作或者不再能夠滿足快速變化的市場需求，那就會招致成本和時間延遲的成倍增加。用標準單元ASIC進行設計需要大量的時間、勞力和金錢；正如最近的分析報告所指出的那樣，造成市場向FPGA急速轉移的就是這三個因素。但是對于門電路數(shù)量或芯片批量達到幾十萬的設計或者對于性能要求或功率要求非常嚴格的設計來說，標準單元的ASIC仍然是唯一的技術選擇。
　　
傳統(tǒng)的解決方案
　　
對此怎么做出選擇呢？為了回答這一問題，首先比較一下FPGA和ASIC的基本硅標準組件，即兩者的邏輯單元和布線結構。FPGA的邏輯單元都是粗粒的，從各種各樣的多路復用器和分立邏輯門到一個或多個LUT，全都是粗顆粒的，并且通常由觸發(fā)器作補充。Actel公司的 ProASIC FPGA目前能提供業(yè)界最細顆粒的邏輯模塊。FPGA供應商設計其器件的內部邏輯模塊布線，從而將所需的可由用戶配置的布線層數(shù)減到最少；這樣，設計編譯和布局布線軟件面臨的主要挑戰(zhàn)就是高效利用邏輯模塊問題。您得到的芯片具有大多未編程的邏輯模塊間布線資源；對于基于非熔斷閃存芯片來說，這些資源您可以在系統(tǒng)加電之前配置，而對于基于SRAM的FPGA來說，則可在系統(tǒng)啟動之時及之后配置（如果您的設計支持的話）。
　　
標準單元ASIC邏輯模塊與FPGA的邏輯模塊相比顆粒要細得多。顧名思義，“標準單元”都采用按相同標準尺寸來制造晶體管和芯片上的其他結構。（這種同質性就是標準單元與完全定制芯片的主要差異）。然而，正如“專用”這一名稱所示，ASIC的布局以及器件的時鐘、電源和信號布線都是您實現(xiàn)方法專用的。因此，芯片的金屬化層和多晶硅層對每個用戶來說全都是獨一無二的，而且供應商在將器件運送給您之前預先對布線進行了配置，使您在系統(tǒng)生產和隨后的運作過程中不必具備硬件定制能力。在這種情況下，開發(fā)軟件不是主要側重于使每個邏輯模塊內的設計實現(xiàn)方法高效率，就像更粗顆粒的FPGA一樣，但卻要側重于邏輯模塊互連的高效率。
　　
從歷史看，另一種ASIC——門陣列——介于FPGA和標準單元ASIC這兩個極端之間。與FPGA類似，門陣列的布線網(wǎng)格是通用而又預定的。和標準單元一樣，這種布線網(wǎng)格專門設計配置在芯片生產的最后幾個階段進行，而且供應商有時將細顆粒的邏輯單元陣列稱為“雙輸入‘與非’門之海”。近幾年，曾經(jīng)被廣泛應用的門陣列已經(jīng)逐漸消失，隨著FPGA逐步蠶食其領地，門陣列已經(jīng)越來越明顯地成為萬事通而無專長現(xiàn)象的犧牲品。就從訂購到使用的周轉時間而言，門陣列比標準單元快得還不夠，無法奪取大量FPGA的業(yè)務。而且，門陣列的性能和硅片面積效率太差，使它們無法取代很多標準單元。
　
掩膜
可編程FPGA
　　
受到業(yè)務流失警示的一些ASIC供應商把FPGA竅門寶典的一些經(jīng)驗和門陣列的以往教訓結合在一起，提出了結構化的ASIC。有人也將這種方法稱為模塊化陣列或結構化陣列。供應商和供應商之間存在大量的技術差別，但是簡單的講，結構化的ASIC是具有類似FPGA粗顆粒邏輯單元的門電路陣列派生產品，因而需要更少的可由用戶配置的金屬層和通孔層（圖2）。供應商需要處理時鐘樹和電源平面布線。一個類比能夠有助于對結構化ASIC設計的理解：在軟件編程的早期，微處理器的速度非常慢，存儲器非常昂貴，因此低級而又高效的匯編語言和更為低級的機器代碼占據(jù)了支配地位。


圖2 通過減少用戶專用掩膜的數(shù)量（a ，由ChipExpress公司提供）和金屬層和通孔層（b ，由Lightspeed Semiconductor公司提供），結構化ASIC供應商聲稱能增強其產品的靈活性并降低每個用戶的費用。
　　
隨著CPU運行速度的加快和存儲器價格的下降，更高級的軟件語言取代了以前的匯編語言和機器代碼。它們對資源的使用效率較低，但是好在現(xiàn)在效率并不顯得那么重要。然而，面市時間卻日益重要，而高級語言在這一方面出類拔萃。由于同樣的原因，VHDL和Verilog日益成為將電路變成芯片的硬件工程師們選擇的設計輸入方法，而更耗時的原理圖輸入技術則放棄使用。結構化ASIC供應商大膽地假定，將會出現(xiàn)一個硅平臺市場，盡管硅平臺可能比標準單元的效率低，面市時間比FPGA長，但是也沒有那些競爭產品的所有缺點（圖3）。因為芯片的掩膜——簡便地說，常常也是最昂貴的掩膜——所占的百分比很大，這對于多個用戶設計來說是很普通的，所以每個用戶的NRE費用就會減少，周轉時間就會縮短，而且你還能更容易地使由此產生的平臺適應不斷演進的工業(yè)標準，和適應硬件修改最少的派生芯片（圖4）。

圖3 結構化ASIC廠商的陳述都用圖來表明他們的產品填補了標準單元ASIC和FPGA之間的空白。競爭對手則聲稱結構化ASIC芯片只不過是試圖使瀕臨死亡的門陣列復活，這種嘗試是注定要失敗的（由Lightspeed Semiconductor公司提供）。