基于ADSP-TS201S的多DSP并行系統(tǒng)設(shè)計

摘要：為滿足寬帶雷達信號處理對處理速度和實時性的要求，提出一種基于4片ADSP-TS201S的DSP并行系統(tǒng)設(shè)計。通過分析比較3種ADSP-TS2 01S的并行處理結(jié)構(gòu)，結(jié)合實際需求，采用外部總線共享與鏈路口混合耦合的多DSP并行處理系統(tǒng)方案。在設(shè)計中，利用FPGA實現(xiàn)數(shù)據(jù)傳輸和CPCI接口的邏輯控制。經(jīng)驗證，該系統(tǒng)具有運算能力強、片間通信靈活、并行處理效率高等優(yōu)點。
關(guān)鍵詞：多DSP并行系統(tǒng)；ADSP-TS201S；FPGA；CPCI接口

0 引言
在寬帶雷達信號處理中，存在諸如回波采樣率高、脈沖壓縮(匹配濾波)運算量大、處理流程復(fù)雜、實時高分辨目標(biāo)檢測困難等一系列問題。針對這些問題，采用通 用計算機平臺難以應(yīng)對運算量大和實時性等高要求，因此，需采用專用的數(shù)字信號處理器(DSP)來進行高速運算。盡管當(dāng)前的數(shù)字信號處理器已達到較高水平， 但單片DSP芯片的處理能力還是不能滿足寬帶雷達的性能要求，需要引入并行處理技術(shù)，在本設(shè)計中使用4片DSP芯片組成并行處理系統(tǒng)。另外，為充分發(fā)揮 DSP芯片在復(fù)雜算法處理上的優(yōu)勢及FPGA在大數(shù)據(jù)量的底層算法上的優(yōu)勢，設(shè)計了一種基于FPGA控制的多DSP并行處理系統(tǒng)。

1 系統(tǒng)設(shè)計
基于FPGA控制的多DSP并行處理系統(tǒng)的原理圖如圖1所示。

整個雷達信號處理系統(tǒng)以高可靠性CPCI工控機為平臺，內(nèi)置不同功能的信號處理板。板間的數(shù)據(jù)傳輸通過CPCI接口完成。根據(jù)雷達信號處理系統(tǒng)的任務(wù)分 配，本系統(tǒng)負責(zé)完成中頻數(shù)字信號的處理。根據(jù)前端信號采集板輸出數(shù)據(jù)的不同，數(shù)據(jù)將以串行或并行的方式輸送到本系統(tǒng)中。其中，串行信號通過CPCI的J3 口以差分的形式直接傳輸給DSP2，然后在4片DSP芯片間按照預(yù)定的算法進行任務(wù)分配和并行處理，處理完畢后通過DSP4寫入兩片擴展連接成32輸出方 式的FIFO中，此時，F(xiàn)PGA直接從FIFO中讀取數(shù)據(jù)，完成與CPCI接口芯片PCI9656的時序轉(zhuǎn)換后將數(shù)據(jù)發(fā)送到PCI9656，通過CPCI 總線經(jīng)J1和J2口傳輸?shù)嚼走_系統(tǒng)的其他功能模塊。對于并行信號而言，32位帶寬的信號首先通過J3口發(fā)送到F-PGA內(nèi)部寄存器中FPGA接收到數(shù)據(jù)后 將數(shù)據(jù)寫入輸入緩存區(qū)，并在完成一幀后給并行DSP輸出中斷。當(dāng)并行DSP采樣到中斷后，從數(shù)據(jù)緩存區(qū)讀取數(shù)據(jù)，完成處理后，將數(shù)據(jù)傳輸?shù)骄彺?區(qū)，F(xiàn)PGA再通過相同的處理方式經(jīng)CPCI接口的J1口和J2口將數(shù)據(jù)傳輸?shù)嚼走_系統(tǒng)的其他功能模塊。