基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng)

CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，因而其互連關(guān)系簡單，電路的延時(shí)就是單元本身和集總總線的延時(shí)(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較少的邏輯型系統(tǒng)。

MAX7000系列產(chǎn)品與高速

2 MAX7000系列CPLD及其開發(fā)平臺介紹

由于高速數(shù)據(jù)采集系統(tǒng)的特殊要求，在眾多的CPLD器件中，選擇了ALTERA公司的MAX系列器件。MAX系列的高性能和高密度是基于它先進(jìn)的MAX(Multiple Array Matrix--多重陣列矩陣)架構(gòu)，因此為高速應(yīng)用提供了非常高的性價(jià)比。MAX7000系列還提供了業(yè)界速度最快的可編程邏輯解決方案。它基于CMOS EEPROM工藝，傳播延遲最小為3.5ns，可以實(shí)現(xiàn)速度高于200MHz的計(jì)數(shù)器，并且為高密度的器件提供了非常寬的選擇余地，十分適合高速設(shè)計(jì)時(shí)應(yīng)用。該公司的MAX+plusII軟件是一款易于使用的開發(fā)工具，其界面友好，集成化程度高，兼容工業(yè)標(biāo)準(zhǔn)，支持FLEXMAXACEX 1K等系列產(chǎn)品。并且為大學(xué)提供了學(xué)生版軟件，在功能上與商業(yè)版類似，僅在可使用的芯片上受限制。由于MAX7000系列的這些優(yōu)點(diǎn)，以下的設(shè)計(jì)都基于MAX7000系列產(chǎn)品。

3 CPLD在高速尋址中的應(yīng)用

一般的數(shù)據(jù)采集均需由CPU將A/D轉(zhuǎn)換的結(jié)果讀入，然后再轉(zhuǎn)存到片外的存儲器中，這樣至少需要4個(gè)機(jī)器周期。如果按照一般一個(gè)機(jī)器周期為1μs，那么最高采樣率只能達(dá)到250kHz，絕難滿足高速采樣的需要。在本系統(tǒng)中，直接將采樣數(shù)據(jù)存到高速緩沖RAM中，而存儲器尋址則采用ALTERA公司的EPM7032LC44-6構(gòu)成的地址發(fā)生器來完成。寫信號可采用A/D轉(zhuǎn)換的時(shí)鐘信號，但需經(jīng)過一系列分頻及邏輯組合，也可另由電路產(chǎn)生或放在地址發(fā)生器中。EPM7032LC44-6構(gòu)成地址發(fā)生器的基本原理是采用5片級聯(lián)的74161組成20位的同步計(jì)數(shù)器，第20位接在高速緩沖RAM的片選線上，用來切換緩沖存儲器組。用CPU2的P1.7控制計(jì)數(shù)允許端，異步清零，則20位地址線輸出保持同步。其具體的實(shí)現(xiàn)可以采用圖形編輯輸入或者文本編輯輸入的方法。下面給出其VHDL語言程序。

其仿真結(jié)果如圖2所示。

4 CPLD構(gòu)成數(shù)據(jù)總線控制器

在這個(gè)高速數(shù)據(jù)采集系統(tǒng)中，為了提高數(shù)據(jù)傳輸和尋址的速度，在正常采樣期間，其數(shù)據(jù)總線和地址總線并不需要CPU控制，數(shù)據(jù)存儲是由系統(tǒng)硬件自動(dòng)完成的。但當(dāng)CPU2監(jiān)測到輸入模擬量的突變時(shí)，再經(jīng)過預(yù)定的一段持續(xù)采樣時(shí)間后，就會(huì)發(fā)出控制信息給地址發(fā)生器和數(shù)據(jù)總線控制器，停止繼續(xù)存儲采樣數(shù)據(jù)和自動(dòng)產(chǎn)生地址，而由CPU2取得總線的控制權(quán)，對處在高速緩沖RAM中的故障前后數(shù)據(jù)進(jìn)行操作。為避免總線沖突，就需要一塊數(shù)據(jù)總線的控制器處理好系統(tǒng)總線和局部總線的關(guān)系。

EPM7064可以很好地解決這個(gè)問題。在EPM7064的內(nèi)部，用三態(tài)門將CPU2的讀寫控制線、8根數(shù)據(jù)總線以及AD9225的12根數(shù)據(jù)線及一根溢出線與控制高速緩沖RAM的讀寫控制線和數(shù)據(jù)線隔離開來，由CPU2的P1.7作為CPU2或高速A/D控制總線的控制信號線，這樣就能方便地實(shí)現(xiàn)緩沖RAM數(shù)據(jù)線訪問控制權(quán)的切換?？紤]篇幅，不再詳細(xì)給出實(shí)現(xiàn)程序。地址總線控制邏輯實(shí)現(xiàn)方法類似，不再介紹。