基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計

　　采用基于SERDES的FPGA混合結(jié)構(gòu)，還需要橋接FIFO來支持從高速PCS時鐘到FPGA時鐘域的轉(zhuǎn)換。通過設(shè)計，這個FIFO可導(dǎo)致多達(dá)2個并行時鐘周期的延時變化。在2.488Gbps的線速下，PCS并行時鐘以該速率的十分之一運(yùn)行，時鐘周期大約為4ns。因此，F(xiàn)IFO(TxRx)的每個方向上都有±8ns的最大延遲變化，這導(dǎo)致一共±16ns的延遲變化。

　　使情況變得更糟糕的是設(shè)計者沒有預(yù)見到這些延時變化。因此不能在系統(tǒng)級估計和補(bǔ)償這些變化，在支持諸如分集傳輸和GPS服務(wù)時，這是主要的問題。

　　圖4：橋接FIFO導(dǎo)致的延時變化。

　　針對基于FPGA的傳統(tǒng)嵌入式SERDES/PCS，表1總結(jié)了導(dǎo)致整個執(zhí)行時間發(fā)生的主要因素，并與CPRI規(guī)范進(jìn)行了比較。分析這些數(shù)目，可很清楚看到字對齊和橋接FIFO對大的延時變化起主要作用，導(dǎo)致超過規(guī)范的來回行程延時容忍度。

　　幸運(yùn)的是，通過對傳統(tǒng)的實現(xiàn)做一些小的修改就可以解決這個問題。用戶可以繞過嵌入式數(shù)字PCS功能，在FPGA中實現(xiàn)這些邏輯。因為現(xiàn)在的邏輯運(yùn)行在單個FPGA時鐘域中，所以這個方法不再需要橋接FIFO，并且設(shè)計者可以訪問導(dǎo)致延時的字對齊電路。在FPGA邏輯里可以通過訪問寄存器的方式來獲得字對齊電路測量到的延遲信息，而從在系統(tǒng)級針對延時變化進(jìn)行補(bǔ)償。這些補(bǔ)償允許無線頭之間在指定的窗口內(nèi)進(jìn)行傳輸以支持前面提到的業(yè)務(wù)，諸如分集傳輸和GPS。圖5給出了低延遲設(shè)計的實現(xiàn)方案，關(guān)鍵元件都在FPGA邏輯中實現(xiàn)。

　　如果采用這個推薦的實現(xiàn)方案，則不再需要導(dǎo)致大的延時變化的單元，即省去了橋接FIFO?？稍L問字對齊電路的寄存器使用戶能計算并進(jìn)行系統(tǒng)級補(bǔ)償，以確保不同無線頭的傳輸都在規(guī)定的時序窗內(nèi)進(jìn)行。當(dāng)然，模擬SERDES和CPRI IP，或者設(shè)計本身仍然存在延時，但此時整個配置的精確度已得到大大改善，可以在多跳應(yīng)用中使用。該方案占用的器件資源很小，新的模塊只需幾百個LUT。表2列出了這個配置中新的延時變化。可以看到總的延時變化大大下降。對單跳來說這很容易滿足來回行程延時規(guī)范，對支持多達(dá)4級的多跳應(yīng)用是足夠的低。

　　圖5：低延遲設(shè)計的實現(xiàn)方案，其中關(guān)鍵元件都在FPGA邏輯中實現(xiàn)。

　　使用FPGA的另外一些優(yōu)點

　　許多年來FPGA是無線工業(yè)獲得成功的一部分。從簡單的粘合邏輯功能和基帶濾波器到更復(fù)雜的功能，例如在如今RRH設(shè)計中所需要的數(shù)字上變頻、數(shù)字下變頻、峰值因子衰減和數(shù)字預(yù)失真，充分利用了FPGA的靈活性和產(chǎn)品快速上市的優(yōu)點。嵌入式DSP塊、嵌入式存儲器和高速串行I/O(SERDES)的特性與無線設(shè)備供應(yīng)商的新需求需要完美地吻合。隨著可實現(xiàn)CPRI功能的低成本器件的引進(jìn)，例如LatticeECP2M FPGA系列，基站設(shè)計者有了有力的杠桿，在可編程平臺上集成了系統(tǒng)級的功能，還有除了技術(shù)功能以外的關(guān)鍵因素：低成本、低功耗和小的器件尺寸。

　　本文小結(jié)

　　遠(yuǎn)程基站拓?fù)浣Y(jié)構(gòu)在功耗、部署的靈活性、更小的固定面積，以及更低的CAPEX和OPEX方面系統(tǒng)供應(yīng)商提供了許多優(yōu)點。一個集成和靈活的低成本平臺能滿足新興且不斷變化的規(guī)范非常關(guān)鍵，低成本FPGA對滿足這些需要是理想的選擇。對基于FPGA的CPRI實現(xiàn)用于RRH拓?fù)浣Y(jié)構(gòu)有一些批評意見，主要是說它們不能夠符合CPRI所要求的精確鏈接規(guī)范。本文說明了事實并非如此，事實上，甚至可以輕松地支持多跳RRH拓?fù)浣Y(jié)構(gòu)。因此，可編程低功耗解決方案且非常誘人的價格是下一代BTS開發(fā)是最好的方法。