基于EPIC技術的密碼處理器體系結構研究與設計

　　(2)短指令。它執(zhí)行除置換與128bit移位運算外的各種密碼運算和內部寄存器問的數(shù)據(jù)傳輸操作。

　　(3)長指令。它執(zhí)行置換與128bit移位運算。

　　(4)超長指令。它執(zhí)行立即數(shù)操作和多分支判斷操作。

　　(5)控制指令。它執(zhí)行程序跳轉、子程序調用及返回、單分支判斷等控制操作。

　　3.2 指令形態(tài)

　　在硬件上，多個功能單元的設置為多條指令的并行執(zhí)行提供了支持，而哪些指令可以并行執(zhí)行，哪些指令不能并行執(zhí)行以及如何將多條指令組裝成一條指令的原則，即稱為指令的拼裝規(guī)則。在此設計中有以下幾種指令形態(tài)：

　　(1) 靜態(tài)配置指令。

　　(2) 超長指令。

　　(3) 短指令Ⅱ短指令Ⅱ短指令Ⅱ短指令ll控制指令。

　　(4) 長指令Ⅱ控制指令。

　　其中短指令長度為37bit，控制指令長度為32bit，長指令長度為148bit。無論上述哪種形態(tài)，最終的指令字長度都為192bit(包括指令拼裝標識)，如四個短指令可以與控制指令拼裝成一條指令，長指令也可以與控制指令拼裝成一條指令，但靜態(tài)配置指令與超長指令不能與其他指令拼裝，自身組成一個192bit的指令字。

　　4 性能分析

　　由于可編程密碼處理器體系結構支持5條指令綁定并行執(zhí)行，因此其數(shù)據(jù)路徑定義為5CS(5Combining-Strands)，假設不采用綁定的數(shù)據(jù)路徑定義為NCS(No-Combining-Strands)，將這兩種情況與Alpha處理器、Cryp-toManiac密碼處理器[9]路程進行比較，四種數(shù)據(jù)路徑下加／解密所需時鐘數(shù)如表4所示。分析比較表明可編程密碼處理器執(zhí)行時鐘大量減少，尤其與通用處理器Al-pha相比，加／解時鐘數(shù)DES算法減少83％，IDEA算法減少92％，Rijndael算法減少9l％，RC6算法減少69％，Twofish算法減少78％。

　　為了驗證可編程密碼處理器體系結構實現(xiàn)數(shù)據(jù)通路和控制通路的正確性，使用Altera StraTIxlIEP2S180F1508C4器件作為FPCA目標芯片，使用AlteraQuartusII 5.0工具進行綜合，在綜合前和綜合后使用Mentor公司的ModelSim 5.8c分別進行功能仿真和時序仿真，結果均正確。其具體資源占用情況如表5所示。

　　密碼處理的靈活性和高效性一直是密碼算法使用中的制約因素，采用通用微處理器雖然能獲得較好的靈活性，但卻使一些算法的性能達不到要求；采用專用算法芯片，在獲得很高性能的同時喪失了靈活性。本文針對這一矛盾以EPIC結構微處理器構架為出發(fā)點，系統(tǒng)地研究了通用的并行分組密碼處理器模型、各種密碼運算單元、指令集等關鍵技術，并最終得以實現(xiàn)，達到了實現(xiàn)性能與靈活性之間的良好折衷。