SoPC技術(shù)在圖像采集和處理系統(tǒng)中的應(yīng)用設(shè)計

系統(tǒng)的工作過程是：系統(tǒng)配置完成后，視頻獲取設(shè)備獲取視頻圖像，每幀圖像經(jīng)模數(shù)轉(zhuǎn)換生成圖像數(shù)據(jù)進入預(yù)處理模塊，經(jīng)預(yù)處理后的圖像數(shù)據(jù)送入SDRAM存儲器，由Nios II處理器進行圖像的后續(xù)處理和控制。處理后的圖像經(jīng)數(shù)模轉(zhuǎn)換在監(jiān)視器上實時顯示。
1.1 圖像采集接口電路設(shè)計
本系統(tǒng)采用美國OmiVision公司的數(shù)字式彩色CMOS圖像傳感器OV7640。該芯片分辨率為640×480像素，成像速度為30幀/s，采取逐行掃描方式，輸出為數(shù)字信號。工作原理如圖2。

圖像采集的程序流程是：首先Nios初始化OV7640的各個寄存器，主要包括狀態(tài)寄存器（STA）、數(shù)據(jù)和時鐘控制寄存器(CLKRC)、自動增益控制寄存器(AGC)的設(shè)置；然后查詢等待，條碼圖像被OV7640采集進入數(shù)據(jù)寄存器后，通過DMA方式存入SDRAM，Nios再從SDRAM中提取數(shù)據(jù)進行譯碼。
1.2 基于Nios的SoPC系統(tǒng)硬件設(shè)計
基于Nios軟核的SoPC系統(tǒng)設(shè)計是整個系統(tǒng)硬件設(shè)計的核心，包括Nios軟核處理器的設(shè)計、數(shù)據(jù)采集控制的設(shè)計、圖像信號FFT分析的實現(xiàn)、參數(shù)顯示以及RS232通信模塊的設(shè)計等。另外，使用Nios進行嵌入式設(shè)計在硬件上必需使用Altera公司的FPGA。
Nios處理器核的硬件設(shè)計是根據(jù)系統(tǒng)的功能要求定制合適的CPU和外設(shè)，然后在SoPC和Quartus II中實現(xiàn)。在硬件設(shè)計流程中，可以靈活定制Nios CPU的許多特性甚至指令，可以使用Altera提供的IP Core來加快設(shè)計者開發(fā)Nios外設(shè)的速度并提高外設(shè)性能，也可以使用第三方的IP Core，或者使用VHDL、Verilog自行定制外設(shè)。
系統(tǒng)Nios外設(shè)主要包括：
(1)CMOS圖像傳感器接口模塊。由于Altera沒有提供CMOS圖像傳感器接口模塊，所以使用VHDL編程自行定制。通過VHDL編程設(shè)計一個CMOS圖像傳感器控制模塊，采用接入Avalon總線的方式自定制外設(shè)。
(2)由于要對數(shù)字圖像信號進行FFT運算，所以采集的數(shù)據(jù)必須先進行存儲，然后再作FFT計算。因此，必須設(shè)計FIFO存儲器和FFT實現(xiàn)的硬件。
(3)RS232通信電路模塊。RS232通信可以通過串行口UART加上一個轉(zhuǎn)換芯片來實現(xiàn)。所以，本系統(tǒng)利用SoPC中提供的UART組件來實現(xiàn)RS232通信接口的設(shè)計。
(4)LCD液晶顯示模塊。LCD液晶顯示是通過配置Nios的PIO接口來控制的。
除上面所述之外，根據(jù)系統(tǒng)要求，Nios處理器核應(yīng)當(dāng)配置以下組件及接口模塊：cpu、boot_rom（用于系統(tǒng)引導(dǎo)）、uart1(用于系統(tǒng)的仿真調(diào)試)、uart_rs232(用于串口通訊)、Timer1(系統(tǒng)內(nèi)部時鐘)、lan_timer(以太網(wǎng)通信用時鐘)、button_pio(用于參數(shù)設(shè)置)、lcd_pio(用于參數(shù)顯示)、user_logic_ad_nv_ctl和user_logic_ad_power_ctl(自定義的AD轉(zhuǎn)換的接口模塊)、Ethernet(用于以太網(wǎng)通信)、ext_ram(外部SRAM)、dma(用于將采集的數(shù)據(jù)直接存入SRAM中)和ext_flash(外部flash)。
本系統(tǒng)中數(shù)據(jù)的存儲是通過設(shè)計FIFO存儲器電路實現(xiàn)的。FIFO存儲器電路主要由一個雙口RAM模塊(Dual-Port RAM)和狀態(tài)機模塊(State Machine Table)組成，通過先進先出(FIFO)堆棧把數(shù)據(jù)存儲在雙口RAM中。其設(shè)計是在Matlab環(huán)境下利用Altera DSP Builder設(shè)計工具實現(xiàn)的。
電路設(shè)計完成并仿真驗證成功后，應(yīng)用DSP Builder中的signal Compiler進行編譯分析，經(jīng)signal Compiler轉(zhuǎn)換后可以變成VHDL語言的程序。同時，在Quartus II中，可以將VHDL語言程序轉(zhuǎn)換成電路符號，便于應(yīng)用原理圖的方法設(shè)計硬件系統(tǒng)。由FIFO存儲器的VHDL程序生成的電路符號如圖3所示。在設(shè)計過程中，需要用到Quartus II軟件和其內(nèi)嵌的IP Toolbench。按照本系統(tǒng)的要求設(shè)置FFT的參數(shù)為：點數(shù)為1 024點，數(shù)據(jù)寬度為12 bit。最后設(shè)計生成FFT的MegaCore Function模塊，包含一些VHDL程序及其他相關(guān)的文件。由VHDL程序生成的FFT模塊電路符號如圖4所示。