基于Nios II的AT24C02接口電路設(shè)計

0 引 言
在實際的應(yīng)用中，為了保護現(xiàn)場，經(jīng)常需要將系統(tǒng)斷電之前的工作狀態(tài)與重要運行數(shù)據(jù)保存在非易失存貯器中，以便在下次開機時，能恢復(fù)到原來的工作狀態(tài)。針對這種保存的數(shù)據(jù)量不大和存儲速度要求不高的特點，可采用“NiosⅡ+AT24C02設(shè)計方案進(jìn)行設(shè)計。本文在討論了I2C通信協(xié)議的基礎(chǔ)上，利用FPGA技術(shù)，設(shè)計了NiosⅡ與AT24C02”之間進(jìn)行通信的接口電路。本接口電路能產(chǎn)生基于I2C通信協(xié)議的讀寫操作時序，成功實現(xiàn)了對AT24C02的讀寫功能。由于所有的時序，都是由硬件產(chǎn)生，因此，本設(shè)計具有控制簡單、成本低廉等特點。

1 AT24C02A芯片簡介
AT24C02A芯片，是由ATMEL公司生產(chǎn)的基于I2C總線型的串行電可擦除的可編程存儲器(EEPROM)，內(nèi)部含有2Kbit的存儲單元，是通過二根線(SDL與SCL)與外部I2C控制器交換數(shù)據(jù)。
AT24C02A芯片的主要特性如下：
低電壓和標(biāo)準(zhǔn)電壓操作
-2．7(VCC=2．7V至5．5V)
-1．8(VCC=1．8V至5．5V)
片內(nèi)存儲容量為256×8 bit(2K)
2線串行接口
施密特觸發(fā)器，過濾輸入的噪聲抑制
雙向數(shù)據(jù)傳輸協(xié)議
100 kHz(1．8V、2．5V、2．7V)和400 kHz(5V)兼容性
寫保護引腳的硬件數(shù)據(jù)保護。

2 I2C通信協(xié)議
2．1 I2C通信協(xié)議簡介
AT24C02A器件采用成本低廉的I2C(Inter integrat-ed Circuit)總線通信協(xié)議，即利用串行數(shù)據(jù)線(SDA)和串行時鐘線(SCL)成功實現(xiàn)了主模塊與從模塊之間數(shù)據(jù)通信，圖1為I2C通信協(xié)議的時序圖。由圖可知，完成一次數(shù)據(jù)的傳輸必須要經(jīng)歷啟動、數(shù)據(jù)傳輸與停止三個基本的過程：當(dāng)串行時鐘線(SCL)為高電平時，串行數(shù)據(jù)線(SDA)從高電平變成低電平，“啟動”I2C通信；當(dāng)串行時鐘線(SCL)為高電平時，串行數(shù)據(jù)線(SDA)從低電平變成高電平，“停止”I2C通信；在數(shù)據(jù)的傳輸過程中，串行數(shù)據(jù)線(SDA)上的數(shù)據(jù)的改變，只能在串行時鐘線(SCL)為低電平期間完成。