基于DSP的視頻監(jiān)控系統(tǒng)硬件設(shè)計(jì)

圖2中，H1，H2，XVl，XV2，XV3，XV4是CCD圖像傳感器的時(shí)序驅(qū)動(dòng)信號(hào)，EEPROM用來(lái)存儲(chǔ)DSP初始化的寄存器值。D0~D7是YUV數(shù)字信號(hào)。其具體工作流程：將CCD圖像傳感器采集的模擬信號(hào)經(jīng)CXA2096N進(jìn)行相關(guān)預(yù)處理后，相應(yīng)數(shù)字信號(hào)經(jīng)VIN引腳傳給DSP(CXD3142)，DSP接收數(shù)字信號(hào)后，利用其內(nèi)部AE／AWB檢測(cè)電路、同步信號(hào)產(chǎn)生電路、外同步電路以及相關(guān)算法對(duì)其進(jìn)行相關(guān)處理，處理完成后在行(H引腳)、場(chǎng)(V引腳)信號(hào)及時(shí)鐘信號(hào)(PCLK)的控制下將8位數(shù)字信號(hào)經(jīng)過(guò)D0~D7引腳傳給FPGA模塊進(jìn)行相關(guān)處理。通過(guò)引腳SCK、SI、SO、XCS串口通信，通過(guò)CSROM、CASI、CSASO、CASCK引腳與外部EEPROM通信，實(shí)現(xiàn)DSP相關(guān)的初始化。此外，IO引腳輸出經(jīng)DSP處理過(guò)的復(fù)合視頻信號(hào)，通過(guò)相關(guān)接口直接在CRT顯示器上顯示圖像處理結(jié)果。
2．3．3 FPGA模塊
為了實(shí)現(xiàn)實(shí)時(shí)預(yù)處理數(shù)字視頻信號(hào)數(shù)據(jù)，增加系統(tǒng)擴(kuò)展性，該系統(tǒng)設(shè)計(jì)擴(kuò)展一片由Xilinx公司生產(chǎn)的基于90 nm工藝制造的Spartan3E系列FPGA，其型號(hào)為XC3S250E-PQ208-4C，此FPGA具有較高的性?xún)r(jià)比，其內(nèi)有25萬(wàn)個(gè)系統(tǒng)門(mén)，5508個(gè)邏輯單元(LC)，612個(gè)可配置邏輯塊(CLB)，216 Kbit的塊RAM，12個(gè)專(zhuān)用乘法器，158個(gè)可用的I／O接口，4個(gè)數(shù)字時(shí)鐘管理單元(DCM)。圖3為其電路連接圖。

DSP與FPGA的通信是由11根總線(xiàn)完成的，分別是8根數(shù)據(jù)線(xiàn)，行、場(chǎng)同步信號(hào)和數(shù)據(jù)時(shí)鐘總線(xiàn)。因?yàn)镃XD3142RDSP輸出PAL(逐行倒相)制式的數(shù)字視頻信號(hào)，F(xiàn)PGA將此PAL制視頻信號(hào)轉(zhuǎn)換成VGA格式。首先將YUV(4：2：2)格式信號(hào)轉(zhuǎn)換成RGB(5：6：5)格式，然后利用2個(gè)SDRAM作為幀緩存，利用場(chǎng)間插值算法，完成隔行到逐行的轉(zhuǎn)換，并將幀率由25 Hz提升到60 Hz，同時(shí)產(chǎn)生SVGA格式、幀頻為60 Hz的行、場(chǎng)同步信號(hào)，并把被放大的圖像數(shù)據(jù)經(jīng)D／A轉(zhuǎn)換后輸出到VGA接口，VGA顯示器上實(shí)時(shí)顯示采集的圖像。