基于DSP+FPGA的實(shí)時(shí)視頻采集系統(tǒng)設(shè)計(jì)

為了保證視頻采集系統(tǒng)的實(shí)時(shí)性，該系統(tǒng)使用雙RAM的乒乓機(jī)構(gòu)。乒乓操作在FPGA時(shí)序設(shè)計(jì)中的使用十分廣泛，是一種典型的以面積換速度的設(shè)計(jì)思想。這種結(jié)構(gòu)是將輸入數(shù)據(jù)流通過(guò)輸入數(shù)據(jù)選擇單元等時(shí)地將數(shù)據(jù)流分配到兩個(gè)數(shù)據(jù)緩沖區(qū)。在第1個(gè)緩沖周期，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊1上；在第2個(gè)緩沖周期，則通過(guò)輸入數(shù)據(jù)選擇單元的切換來(lái)將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊2，同時(shí)將數(shù)據(jù)緩沖模塊1緩存的第1個(gè)周期的數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇后，送到運(yùn)算處理單元進(jìn)行處理；此后在第3個(gè)緩沖周期，再次切換數(shù)據(jù)的輸入與輸出緩沖模塊。如此循環(huán)，周而復(fù)始。其具體狀態(tài)機(jī)如圖4所示。

系統(tǒng)中的通信模塊主要是在DSP處理完數(shù)據(jù)后給FPGA發(fā)送一個(gè)信號(hào)，以通知DSP處于空閑狀態(tài)，當(dāng)FPGA內(nèi)部模塊收到后，再將數(shù)據(jù)傳輸?shù)?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/DSP">DSP上。
2．3 視頻后端處理模塊
本系統(tǒng)采用的是，TI公司的高性能、低功耗定點(diǎn)DSP芯片TMS320VC5509A，它內(nèi)部的主時(shí)鐘工作頻率最高可達(dá)200 MHz，處理速度最高400MIPS；該DSP的片上RAM較大，包括32 K×16位DARAM和96 K×16位SARAM，共128 K×16位的片上存儲(chǔ)空間；其片上外設(shè)豐富，包括實(shí)時(shí)時(shí)鐘RTC、10位ADC、MCBSP接口、USB高速接口(速率為12Mb／s)，還有MMC／SD(多媒體卡)接口、I2H接口等；該DSP處理器為低電壓供電，采用1．6 V的內(nèi)核電壓。3．3 V的I／O電壓，功耗低達(dá)0．2 mW／MIPS。
DSP作為視頻采集系統(tǒng)的主處理器，主要完成各類接口和外設(shè)的配置以及視頻的實(shí)時(shí)處理。包括時(shí)鐘發(fā)生器(PLL)、I2C總線接口、EMIF模塊、USB接口等。
各類接口只有協(xié)調(diào)工作，才可保證系統(tǒng)的正常運(yùn)行。其中時(shí)鐘發(fā)生器負(fù)責(zé)將外部24 MHz的晶振時(shí)鐘倍頻為200 MHz的系統(tǒng)工作時(shí)鐘：I2C總線負(fù)責(zé)對(duì)視頻采集芯片SAA711 1A進(jìn)行初始化配置：USB接口負(fù)責(zé)與上位機(jī)通信，以實(shí)現(xiàn)數(shù)據(jù)的傳輸。
考慮到視頻數(shù)據(jù)的龐大和DSP片上ROM的局限性，本系統(tǒng)在DSP外部擴(kuò)展了一塊4 M×16 bit的SDRAM和一塊256 K×16 bit的FLASH。其中SDRAM映射在DSP的CE2、CE3空間，F(xiàn)LASH映射在CE1空間。由于外設(shè)接口配置一般都較為復(fù)雜，因此使用了TI公司的片上支持庫(kù)函數(shù)(CSL)，以簡(jiǎn)化用戶接口的配置。
視頻數(shù)據(jù)中一般都會(huì)存在很多冗余信息(時(shí)間冗余度、空間冗余度等)，因此具有壓縮的必要性。視頻編碼的主要目的就是在保證重構(gòu)質(zhì)量的前提下，以盡量少的比特?cái)?shù)來(lái)表征視頻信息，盡量去除視頻圖像數(shù)據(jù)本身具有的多種冗余特性，如空間冗余、時(shí)間冗余、心理視覺(jué)冗余和熵編碼冗余等。常見(jiàn)的壓縮標(biāo)準(zhǔn)有JPEG、MPEG－1、MPEG－2、H．261以及H．263等。這些算法一般都較為復(fù)雜，處理的數(shù)據(jù)量也十分巨大。而采用哈佛總線和流水線操作等內(nèi)部結(jié)構(gòu)DSP在視頻處理算法的實(shí)現(xiàn)上具有巨大優(yōu)勢(shì)。視頻算法的編程和調(diào)試可在CCS(code composer studio)2．0環(huán)境下完成，可使用C語(yǔ)言實(shí)現(xiàn)，這樣有利于跨平臺(tái)的移植、優(yōu)化和升級(jí)。

3 結(jié)束語(yǔ)
本文所設(shè)計(jì)的基于DSP+FPGA的實(shí)時(shí)視頻采集系統(tǒng)，采用雙RAM的乒乓結(jié)構(gòu)來(lái)實(shí)現(xiàn)對(duì)視頻的實(shí)時(shí)采集，利用DSP主處理器來(lái)實(shí)現(xiàn)JPEG壓縮算法，同時(shí)使用在線編程技術(shù)并利用JTAG對(duì)系統(tǒng)進(jìn)行在線調(diào)試。因此，該系統(tǒng)具有體積小、成本低、功耗低、速度快、適應(yīng)性強(qiáng)、便于維護(hù)等特點(diǎn)，因此，在圖像的實(shí)時(shí)處理方面具有良好的應(yīng)用前景。