基于嵌入式微處理器和FPGA的高精度測(cè)頻設(shè)計(jì)

在測(cè)量過(guò)程中，有2個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門開啟信號(hào)(預(yù)置閘門上升沿)，此時(shí)計(jì)數(shù)器并不開始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)，計(jì)數(shù)器才真正開始計(jì)數(shù)。然后預(yù)置閘門關(guān)閉信號(hào)(下降沿)到時(shí)，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束計(jì)數(shù)，完成1次測(cè)量過(guò)程。從而實(shí)現(xiàn)了實(shí)際門控信號(hào)與被測(cè)信號(hào)的同步，進(jìn)而消除對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn)生的一個(gè)脈沖的誤差。

設(shè)在1次實(shí)際閘門時(shí)間τ中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nχ，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns。標(biāo)準(zhǔn)信號(hào)的頻率為fs，則被測(cè)信號(hào)的頻率為：

fχ＝(Nχ／Ns)×fs (1)

3 誤差分析

由式(1)可知，若忽略標(biāo)頻的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差為：

δ＝(fχ－fe／fe)×100％ (2)

其中，fe為被測(cè)信號(hào)頻率的準(zhǔn)確值。在測(cè)量中，由于fχ計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，在閘門時(shí)間τ內(nèi)對(duì)fχ的計(jì)數(shù)Nχ無(wú)誤差(τ＝Nχtχ)；對(duì)fs的計(jì)數(shù)Ns最多相差1個(gè)數(shù)的誤差，即│△Ns│≤1，其測(cè)量頻率為：

fe＝[Nχ／(Ns＋△Ns)]／fs (3)

將式(1)和式(3)代入式(2)，并整理得：

δ＝│△Ns│／Ns≤1／Ns－1／(τ×fs) (4)

由上式可以看出：測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。閘門時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測(cè)量精度不變的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率，可使閘門時(shí)間縮短，即提高測(cè)試速度。

4設(shè)計(jì)框圖及實(shí)現(xiàn)

(1)前級(jí)電路

即首先對(duì)待測(cè)信號(hào)進(jìn)行處理使其達(dá)到與后級(jí)電路相兼容的脈沖信號(hào)。原理框圖如圖2所示。具體實(shí)現(xiàn)電路如圖3所示。

第一級(jí)電路是由開關(guān)三極管組成的零偏置放大電路，以保證放大電路具有良好的高頻響應(yīng)，當(dāng)輸入信號(hào)為零或負(fù)電壓時(shí)，三極管工作在截止?fàn)顟B(tài)，輸出為高電平，當(dāng)輸入為正電壓時(shí)，三極管工作在飽和狀態(tài)(導(dǎo)通)，輸出電壓隨輸入電壓上升而下降。零偏置放大電路把如正弦波樣的正負(fù)交替波形變換成單向脈沖，這使得該電路可以測(cè)量任意方波信號(hào)、正弦波信號(hào)、鋸齒波信號(hào)、三角波信號(hào)等頻率。

第二級(jí)采用的是施密特非門觸發(fā)器CC74HC14，是對(duì)放大器輸出的信號(hào)進(jìn)行整形，使其輸出的信號(hào)成為與后級(jí)電路相兼容的脈沖信號(hào)。

(2)后級(jí)電路

圖4為測(cè)頻系統(tǒng)的主要模塊。圖4中各模塊用硬件描述語(yǔ)言Verilog HDL描述，通過(guò)EDA工具(ModelSim，Synplify，QuartusⅡ)進(jìn)行編譯、仿真、延時(shí)分析、管腳調(diào)整、綜合等步驟，最后燒錄到FPGA芯片中。將芯片與被測(cè)信號(hào)的放大整形模塊等外圍電路相連接，通過(guò)調(diào)試便完成了整個(gè)設(shè)計(jì)。

工作過(guò)程表示如下：

linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解（linux不再難懂）

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