基于CMOS工藝的RF集成電路設(shè)計(jì)

　　合成器

　　本地振蕩器負(fù)責(zé)在上變頻和下變頻器中進(jìn)行正確的頻率選擇。由于目前的無(wú)線通信系統(tǒng)必須盡可能高效地利用頻譜，因此信道總是排列得非常緊密。接收信道的期望信號(hào)電平可能非常小，而相鄰的信道則可能具有非常大的信號(hào)電平，因此LO信號(hào)的相位噪聲指標(biāo)將非常高，因而頻率合成器的設(shè)計(jì)非常關(guān)鍵。

　　同時(shí)，移動(dòng)通信還要求器件的功耗低、成本低和重量輕。完全集成的合成器將能滿足這些要求，而完全集成意味著采用標(biāo)準(zhǔn)的CMOS技術(shù)，并無(wú)需增加任何外部器件或工藝流程。通常，LO通過(guò)如圖3所示的鎖相環(huán)實(shí)現(xiàn)。其中壓控振蕩器和雙模數(shù)預(yù)分頻器（DMP）的設(shè)計(jì)必須滿足嚴(yán)格的指標(biāo)。

　　在以亞微米CMOS技術(shù)實(shí)現(xiàn)GHz VCO過(guò)程中，可有兩種選擇方案：環(huán)形振蕩器或基于LC振蕩回路諧振頻率的振蕩器。在該LC振蕩回路中的電感器可以用有源電感或無(wú)源電感方式實(shí)現(xiàn)。研究表明，環(huán)形振蕩器和有源LC振蕩器的相位噪聲與功耗成反比：

　　因此，對(duì)于低功率、低相位噪聲的VCO，唯一的可行解決方案就是帶無(wú)源電感的LC振蕩器。在此條件下，相位噪聲將與功耗成正比：

　　該振蕩器唯一的缺點(diǎn)就是集成的無(wú)源電感。等式（2）表明，對(duì)于較低的相位噪聲，即LC環(huán)路的等效串聯(lián)阻抗R必須盡可能小。較低的阻抗也意味著較低的電路損耗，只需較低的功率即可補(bǔ)償這些損耗。在大多數(shù)技術(shù)中，電容可以輕易獲得，但由于阻抗R通常由電感的串聯(lián)阻抗決定，因此電感的設(shè)計(jì)就尤為重要。電感的設(shè)計(jì)目前存在3種解決方案。

　　硅基底上的螺旋電感通常要承擔(dān)由于基底而產(chǎn)生的大量損耗，這限制了可獲取的Q值大小。最近，新開發(fā)的技術(shù)在后處理過(guò)程中能將螺旋線圈之下的基底蝕刻掉。但是，由于在IC的正常工藝之后需要引入額外的蝕刻過(guò)程，該技術(shù)并不適用于大規(guī)模生產(chǎn)。

　　為滿足極低的相位噪聲要求，需要對(duì)邦定線電感進(jìn)行深入研究。由于邦定線的寄生感應(yīng)系數(shù)約為1nH/mm，且串聯(lián)阻抗極低，因此可以得到Q值很高的電感。IC技術(shù)總離不開邦定線，因此邦定線完全可被視為標(biāo)準(zhǔn)的CMOS技術(shù)的一部分。由4條接合線形成兩個(gè)電感可與增強(qiáng)的LC振蕩回路一起，實(shí)現(xiàn)噪聲和功率的有效折衷。對(duì)于1.8GHz的載波，當(dāng)頻率偏移量為200kHz時(shí)，測(cè)量的相位噪聲可低至-115dBc/Hz。在電源電壓為3V時(shí)，功耗僅為 24mW。但是，由于這種實(shí)現(xiàn)方案的性能并不能滿足批量生產(chǎn)要求，因此業(yè)界很少采用這種解決方案。

　　最佳的解決方案是不做任何調(diào)整，直接在標(biāo)準(zhǔn)硅基底上采用螺旋線圈。當(dāng)采用雙極工藝實(shí)現(xiàn)時(shí)，將不會(huì)產(chǎn)生基底損耗，因?yàn)檫@種實(shí)現(xiàn)方法中，基底通常具有很高的阻值。大多數(shù)亞微米CMOS技術(shù)均采用高度摻雜的基底，因而基底具有很大的感應(yīng)電流，這是導(dǎo)致高損耗的根源。通過(guò)有限元仿真研究這些低阻值基底的作用效果，這種分析在螺旋電感LC振蕩器應(yīng)用中，有助于得到優(yōu)化的線圈設(shè)計(jì)。這種方案只有兩層金屬層可用，基底采用了高度摻雜工藝，產(chǎn)生的功耗僅為 6mW，對(duì)于1.8GHz的載波，當(dāng)頻率偏移量為600kHz時(shí)，可獲得-116dBc/Hz的相位噪聲。

　　為設(shè)計(jì)高速雙模數(shù)預(yù)分頻器，目前業(yè)界已經(jīng)開發(fā)出了可基于M/S觸發(fā)器主輸出和從輸出之間90°的相位關(guān)系的新架構(gòu)。該架構(gòu)如圖5所示。采用該架構(gòu)，在24mW功耗和一個(gè)3V電源條件下，可以得到1.75GHz的輸入頻率，甚至還可以利用5V的電源得到2.5GHz的輸入頻率。

　　完全集成的VCO和雙模數(shù)預(yù)分頻器無(wú)需調(diào)整或后處理，即可在標(biāo)準(zhǔn)的CMOS工藝上集成完整的LO合成器，并符合現(xiàn)代通信規(guī)范。

　　RF CMOS上變頻器

　　到目前為止，公開發(fā)表的文章中提及的大多是CMOS下變頻混頻器。直到最近，業(yè)界才提出了CMOS上變頻器。在傳統(tǒng)的雙極收發(fā)器實(shí)現(xiàn)中，上變頻和下變頻混頻器通常采用相同的四象限拓?fù)浣Y(jié)構(gòu)。但上變頻和下變頻器之間也存在一些本質(zhì)的區(qū)別，通過(guò)研究這些區(qū)別可以優(yōu)化專用混頻器拓?fù)浣Y(jié)構(gòu)。

　　在下變頻器拓?fù)浣Y(jié)構(gòu)中，兩條輸入信號(hào)都是高頻信號(hào)，如GSM系統(tǒng)中的900MHz信號(hào)。而對(duì)于低中頻或零中頻接收器系統(tǒng)，輸出信號(hào)則是最大為若干兆赫茲的低頻信號(hào)。

　　上行變頻混頻器的設(shè)計(jì)則完全不同，高頻本地振蕩器和低頻基帶（BB）輸入信號(hào)經(jīng)過(guò)相乘，形成高頻輸出信號(hào)。所有這些進(jìn)一步的信號(hào)處理必須在高頻下進(jìn)行，但當(dāng)采用當(dāng)前的深亞微米CMOS工藝時(shí)將相當(dāng)困難，并將消耗很大的功率。此外，所有噪聲信號(hào)，如交調(diào)分量和LO泄漏信號(hào)都必須低于期望信號(hào)電平，例如低于-30 dB的信號(hào)電平。

　　很多已公開CMOS的混頻器拓?fù)浣Y(jié)構(gòu)均基于傳統(tǒng)的具有交叉聯(lián)結(jié)差動(dòng)調(diào)節(jié)級(jí)的可變跨導(dǎo)倍頻器。由于傳統(tǒng)的雙極？？叉聯(lián)結(jié)差動(dòng)調(diào)節(jié)級(jí)又基于雙極性晶體管的線性跨導(dǎo)（translinear）特性構(gòu)建，因此與之相對(duì)應(yīng)的MOS器件只能在調(diào)制器或開關(guān)模式下有效地使用。較大的LO信號(hào)必須用來(lái)獲得門限，這將導(dǎo)致極大的LO饋通（feedthrough）。在CMOS下變頻器中，這已經(jīng)成為一個(gè)難題。例如，對(duì)于-30dBm的饋通信號(hào)，LO輸出信號(hào)的電平為-23dBm，這表明抑制的信號(hào)電平僅為-7dB。這將導(dǎo)致直接上變頻拓?fù)浣Y(jié)構(gòu)出現(xiàn)非常嚴(yán)重的問(wèn)題，而且通過(guò)對(duì)LO信號(hào)進(jìn)行方波調(diào)制，第三階諧波將具有30%的信號(hào)功率。噪聲信號(hào)將只能通過(guò)附加的外部輸出濾波器進(jìn)行濾波。

　　上述問(wèn)題可以通過(guò)在CMOS中對(duì)偏離線性區(qū)域的MOS混合晶體管中的電流進(jìn)行線性調(diào)制加以解決。對(duì)于柵極電壓V1+vin1、漏電壓V2+vin2/2以及源電壓V2-vin2/2，通過(guò)晶體管的電流可由下式計(jì)算：

　　當(dāng)LO信號(hào)連接到柵極，基帶信號(hào)連接到vin2時(shí)，由于等式（3）的第一項(xiàng)，電流將包含LO附近的頻率分量；根據(jù)等式3第二項(xiàng)可知，電流還包含基帶信號(hào)分量。根據(jù)上面的原理，可以得到采用標(biāo)準(zhǔn)CMOS技術(shù)的 1GHz上變頻器。

　　所有不期望的測(cè)量信號(hào)均低于-30dBc。如果采用500Ω的片上負(fù)載，那么對(duì)于0dBm的LO信號(hào)就可實(shí)現(xiàn)-10dB轉(zhuǎn)換增益。然而，傳統(tǒng)的RF構(gòu)件內(nèi)聯(lián)采用了50Ω的特性阻抗，這意味著CMOS發(fā)送器功能需要額外的功率預(yù)放大器，以得到外部高效率功率放大器組件的輸入阻抗。對(duì)于現(xiàn)有的亞微米技術(shù)而言，預(yù)放大器構(gòu)件仍是一個(gè)嚴(yán)重問(wèn)題。用以實(shí)現(xiàn)900MHz完全集成收發(fā)器的典型雙極性技術(shù)具有20GHz的截止頻率。由于目前在高頻應(yīng)用中采用的亞微米技術(shù)具有較低的gm/I比率，因此CMOS預(yù)放大器的功耗將比雙極性技術(shù)高至少20倍。然而，得益于CMOS技術(shù)的快速下行縮放，現(xiàn)有的CMOS 構(gòu)件實(shí)現(xiàn)表明，帶有可接受功耗的整體CMOS收發(fā)器完全適用于極深亞微米CMOS。

　　本文結(jié)論

　　幾個(gè)深亞微米技術(shù)研究組正致力于研究在RF電路實(shí)現(xiàn)CMOS技術(shù)的可能性。尤其是在新的接收器拓?fù)浣Y(jié)構(gòu)（如寬帶中頻和低中頻拓?fù)浣Y(jié)構(gòu)）開發(fā)中，該技術(shù)與高線性下變頻器相結(jié)合，無(wú)需添加外部濾波器或其它器件，就能為完全集成的下變頻器開發(fā)鋪平道路。

　　然而，由于現(xiàn)有亞微米技術(shù)的適中速度性能，必須設(shè)計(jì)出低噪聲低功耗的電路。只要短信道效應(yīng)不限制線性度和互調(diào)性能，深亞微米技術(shù)的發(fā)展將有助于實(shí)現(xiàn)這些目標(biāo)。

　　性能低相位噪聲、低功耗、完全集成的VCO電路已出現(xiàn)在CMOS中。雖然開始時(shí)遇到一些困難，但后處理技術(shù)通過(guò)將電感用作接合線，推動(dòng)了標(biāo)準(zhǔn)CMOS技術(shù)的應(yīng)用?，F(xiàn)在，甚至已經(jīng)出現(xiàn)了帶有優(yōu)化的集成螺旋電感的低相位噪聲性能標(biāo)準(zhǔn)CMOS技術(shù)，而且無(wú)需任何后處理或?qū)ν獠科骷M(jìn)行調(diào)整。這推動(dòng)了完全集成的收發(fā)器電路的發(fā)展。

　　然而，由于通信系統(tǒng)通常是雙向系統(tǒng)，因而也需要發(fā)送器電路。直到最近，具有適中輸出功率的CMOS上行轉(zhuǎn)換器才出現(xiàn)在公開發(fā)表的文章中。同樣得益于深亞微米技術(shù)的發(fā)展，今后將有望實(shí)現(xiàn)具有可接受功耗的完全集成CMOS發(fā)送器電路。這推動(dòng)了采用標(biāo)準(zhǔn)CMOS技術(shù)的完全集成收發(fā)器電路的發(fā)展。