小型化低功耗數(shù)字信號處理器設(shè)計(jì)

由于大量的分布式RAM是構(gòu)成數(shù)字延遲線的理想硬件資源，因此，通過RAM構(gòu)建數(shù)字信號延遲線不僅可以大量節(jié)約寶貴的LE資源，同時(shí)也可以使設(shè)計(jì)軟件的布線難度大大降低、信號的傳遞延遲減小，并使系統(tǒng)信號處理速率的裕度提高，有利于滿足系統(tǒng)對工作環(huán)境的適應(yīng)性要求。此外，同樣功耗下，大量采用RAM實(shí)現(xiàn)信號處理算法的效率最高。如擴(kuò)頻通信系統(tǒng)中重要的數(shù)字信號處理部件——數(shù)字相關(guān)器，其主要電路構(gòu)建就是數(shù)字延遲線。實(shí)現(xiàn)數(shù)字相關(guān)處理時(shí)，數(shù)字延遲線至少能夠存儲4倍擴(kuò)頻碼長度的數(shù)據(jù)。以20 Mbps BPSK信號的系統(tǒng)為例，若其同步信號段采用64 bit的擴(kuò)頻碼，要實(shí)現(xiàn)對每個(gè)輸入擴(kuò)頻字符進(jìn)行相關(guān)處理，就必須采用256級數(shù)據(jù)延遲線輸入對數(shù)據(jù)碼流進(jìn)行存儲。如果輸入碼流的位寬為16 bit，則僅實(shí)現(xiàn)一條延遲線就至少消耗4 000個(gè)LE資源，對于采用正交方式的信號處理算法，實(shí)際上需要對I、Q兩路數(shù)據(jù)流進(jìn)行

存儲，因而需要8 000 LE，這對于FPGA是一個(gè)不小的開銷，而采用RAM資源，則所占全部資源的比例極小。

ALTERA的ARRIA系列FPGA的另一個(gè)重要特點(diǎn)是其垂直可移植性非常好，同樣封裝的芯片具有較大范圍的不同容量可互換性，也就是說，在不改變?nèi)魏斡布娐钒宓那疤嵯?，小?guī)模芯片可直接替換大規(guī)模芯片。因此，采用該系列芯片在設(shè)計(jì)的初期可以選用規(guī)模較大的芯片，當(dāng)完成設(shè)計(jì)后，可以根據(jù)實(shí)際的硬件資源消耗情況重新選擇同系列中的小容量FPGA。這種高度靈活性不但保證了信號處理器算法由于資源消耗不確定性所帶來的選型困難，同時(shí)可為最大限度地降低功耗提供一條可行的路徑。

在該數(shù)字信號處理系統(tǒng)中，數(shù)字上變頻器也是數(shù)字信號處理的一個(gè)關(guān)鍵。如果采用單純的D／A來產(chǎn)生100 MHz中頻調(diào)制波形，至少要以4倍以上的信號輸出速率來產(chǎn)生相應(yīng)波形，這給FPGA的信號數(shù)據(jù)傳輸帶來了較大困難。若采用FPGA高速收／發(fā)器實(shí)現(xiàn)上變頻碼流的輸出，系統(tǒng)功耗又會大幅提高，不利于功耗的降低。而如果采用AD9957，則可以通過其正交方式或單音頻方式產(chǎn)生高質(zhì)量中頻調(diào)制波形，而其總功耗比

其他設(shè)計(jì)方案要低，同時(shí)可大大簡化波形產(chǎn)生難度。

除了上述主要的數(shù)字處理器部件外，該數(shù)字信號處理系統(tǒng)還在保證性能的前提下，大量采用了多種低功耗的數(shù)字芯片，包括DSP、RS422／485接口等。同時(shí)，許多接口處理時(shí)序邏輯均嵌入FPGA內(nèi)實(shí)現(xiàn)，因而精簡了電路，并使獨(dú)立芯片的某些不需要的功能得以裁減，從而使電路得到優(yōu)化，也從總體上降低了功耗和電路的規(guī)模。

基于上述小型化、低功耗設(shè)計(jì)方法途徑構(gòu)建的高性能、高集成度、低功耗數(shù)字中頻通信信號處理系統(tǒng)的原理框圖如圖2所示。經(jīng)實(shí)際測量，該系統(tǒng)存全速工作下的整板功耗為9 W，遠(yuǎn)遠(yuǎn)小于12．5 W的設(shè)計(jì)指標(biāo)。

3 結(jié)語

對于數(shù)字信號處理系統(tǒng)，最好的設(shè)計(jì)方案就是在實(shí)現(xiàn)基本功能和性能的前提下，將全部的功能部件集成在一個(gè)芯片內(nèi)，包括信號處理算法電路、接口電路、定點(diǎn)／或浮點(diǎn)DSP、微控制器，甚至是高性能的A／D和D／A在內(nèi)。這樣的數(shù)字處理系統(tǒng)稱為SoC、(片上系統(tǒng))，其主要特點(diǎn)是集成度高、功耗低、資源最優(yōu)、處理速度快、信號延遲小。具有上述優(yōu)點(diǎn)的SoC是實(shí)現(xiàn)小型化、超低功耗數(shù)字信號處理系統(tǒng)的重要技術(shù)于段，也是實(shí)現(xiàn)信號處理領(lǐng)域的前瞻性發(fā)展趨勢。

受半導(dǎo)體工藝水平的限制，目前尚無法將諸多數(shù)字處理功能集成在單一的芯片內(nèi)，尤其是高速A／D采樣器這種同時(shí)具有數(shù)字和模擬兩種電路特性的功能部件以非獨(dú)立部件植入可編程邏輯器件內(nèi)時(shí)，其技術(shù)難度仍然較大，因此，要實(shí)現(xiàn)真正意義上的片上系統(tǒng)，還有許多技術(shù)難關(guān)需要攻破。盡管如此，業(yè)界已經(jīng)在SoC的技術(shù)道路上向前突進(jìn)了一大步，ALERA公司推出的內(nèi)嵌ARM處理器和浮點(diǎn)協(xié)處理器的28 nm工藝FPGA即將推出，若通過該系列FPGA構(gòu)建通信信號處理系統(tǒng)，可以使原先必須的DSP+FPGA的基本電路構(gòu)架，簡化成單一的FPGA電路構(gòu)架，從而較大程度上降低了功耗和電路面積，使信號處理器小型化向前邁進(jìn)一大步。