直接擴頻通信同步系統(tǒng)的FPGA設(shè)計與實現(xiàn)

如果PN碼周期是127，讀取寬度為40，那么4個計算時鐘就可以完成乘法計算，但是讀取寬度太寬會增加FPGA內(nèi)部邏輯單元的使用量，需要在資源和速率方面做權(quán)衡。
2．2 PN碼存儲器
在傳統(tǒng)的滑動相關(guān)法中，PN碼如果選取m序列可由FPGA做反饋移位產(chǎn)生，順序讀取，這樣會影響運算效率。本文將PN碼由Matlab工具軟件生成，然后按一定格式存儲于FPGA內(nèi)部存儲器，可選取ROM存儲，讀取寬度和信號存儲器的讀取寬度相同。PN碼存儲器不滑動，每次都按地址遞增順序讀取數(shù)據(jù)，操作和信號存儲器類似，不再贅述。
2．3 乘法器和積分器
這兩個模塊主要是實現(xiàn)接收數(shù)據(jù)和本地PN碼進行相關(guān)累加功能。接收到的數(shù)據(jù)首先和本地碼相乘，然后將相乘結(jié)果累加完成積分功能。
乘法并不需要FPGA器件內(nèi)部的硬件乘法器，如果PN碼為1則將接收數(shù)據(jù)取正號，PN碼為0則將接收數(shù)據(jù)取負號。每個乘法器時鐘完成一個讀取地址中一組數(shù)據(jù)的乘操作，乘完將一組相乘結(jié)果求和后輸入到積分器進行每一組數(shù)據(jù)的累加。如果每組參與乘加的數(shù)據(jù)很多，一個時鐘不能完成加法運算可以采用流水線方法優(yōu)化算法。
積分器累加的次數(shù)由PN碼長度和每次參與乘法運算的數(shù)據(jù)個數(shù)有關(guān)(即讀取數(shù)據(jù)的寬度)，數(shù)據(jù)個數(shù)越多需要累加的次數(shù)越少。累加結(jié)束后將計算結(jié)果輸入到門限鑒別器做后續(xù)判決，同時積分器清零。
2．4 門限鑒別器
門限鑒別器的功能是對判決積分器的計算結(jié)果進行最大值檢測。檢測值超過門限預(yù)設(shè)值，則給跟蹤單元使能信號，啟動跟蹤功能，否則不作任何操作。
門限值的設(shè)定需要通過Matlab工具軟件仿真得出。m序列有很好的相關(guān)特性，當接收信號與本地碼同步時積分器會輸出一個明顯高于不同步時的峰值，在實際應(yīng)用的場合由于噪聲大小不同峰值也不是固定值，要根據(jù)情況進行仿真設(shè)定一個比較適合的數(shù)值。數(shù)值過大會出現(xiàn)漏警現(xiàn)象，即已經(jīng)同步但受噪聲影響積分器輸出值小于門限值而使系統(tǒng)無法正常工作。數(shù)值過小會導(dǎo)致不同步時啟動跟蹤單元。一般多次仿真，并把門限值設(shè)置稍大有利于系統(tǒng)正常運行。

3 FPGA仿真結(jié)果與分析
本系統(tǒng)設(shè)計時選取的是Xilinx公司Virtex系列的XC4VSX35芯片，該芯片含有34560個邏輯單元，可用I／O腳448個，192個18×18 Xtreme DSP，18kb Block RAM 192個，最高工作頻率500M。以Xillnx公司的ISE 10．1開發(fā)軟件為平臺，運用Verlog語言作為輸入，并編譯、仿真、下載驗證了同步捕獲系統(tǒng)。圖4為系統(tǒng)仿真圖，clk_1是數(shù)據(jù)采樣時鐘，每次時鐘上升沿接收數(shù)據(jù)由data_in輸入，clk_2為計算時鐘，每次采樣一個數(shù)據(jù)后4個計算時鐘相關(guān)值由he輸出，由圖可以看出并行相關(guān)運算速度很快。本系統(tǒng)的門限值設(shè)置為125，如圖he值沒有超過門限值則下一個時鐘清零，如果系統(tǒng)捕獲成功he超過門限則輸入給跟蹤單元的使能信號enable保持一個周期的高電平，從而啟動跟蹤單元工作。

4 結(jié)論
本文提出的改進滑動相關(guān)算法運算速度快，捕獲時間短，實現(xiàn)起來比較簡單。利用FPGA設(shè)計并實現(xiàn)了算法，仿真結(jié)果滿足系統(tǒng)要求，該方法成功應(yīng)用在擴頻通信解擴端，使用效果良好。