波特率連續(xù)可調(diào)的串口通信技術(shù)
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其中，Mode為循環(huán)相位累加器的最大值，即模值，可以預(yù)先設(shè)定。N為一個(gè)周期所包含的采樣點(diǎn)數(shù)。Mode，N的取值要綜合考慮fclk和FCW的值，以獲得一個(gè)隨FCW線性變化的fclk即實(shí)現(xiàn)了fclk隨FCW變化而變化的連續(xù)可調(diào)。
1．2．4 采用的DDS技術(shù)
針對(duì)RS232標(biāo)準(zhǔn)中串行通信中波特率的一般要求范圍300～115 200 bit·s-1，采用改進(jìn)的DDS技術(shù)，基于FPGA，設(shè)計(jì)如圖3所示的DDS模塊。本文引用地址：http://butianyuan.cn/article/155189.htm
其中的循環(huán)相位累加器模塊DDS_adder模塊，相位寄存器模塊DDS_addr_gen是基于硬件描述語(yǔ)言設(shè)計(jì)的模塊，ROM模塊DDS_ROM是基于FPGA的宏模塊。
在本設(shè)計(jì)中實(shí)現(xiàn)發(fā)送時(shí)鐘fclk在300～115 200 bit·s-1范圍內(nèi)步進(jìn)為0．1 bit·s-1的調(diào)節(jié)。其中，Mode取7 812 500，N取4，fclk為外部晶振提供的頻率為50 MHz時(shí)鐘。
因此，有△F=1．6 FCW。其中，F(xiàn)CW為應(yīng)用程序所傳送的實(shí)際控制頻率的10倍，根據(jù)UART協(xié)議，發(fā)送時(shí)鐘的頻率至少是串口通信波特率的16倍。所以，以上的參數(shù)設(shè)置即實(shí)現(xiàn)了步進(jìn)為0．1 bit·s-1的連續(xù)可調(diào)的波特率設(shè)置。
1．2．5 連續(xù)可調(diào)信號(hào)的驗(yàn)證
文中DDS技術(shù)是基于FPGA實(shí)現(xiàn)的。根據(jù)不同的頻率控制字fword輸入，經(jīng)過(guò)幾個(gè)過(guò)渡時(shí)鐘后，DDS模塊即可以穩(wěn)定產(chǎn)生隨頻率變化的時(shí)鐘信號(hào)fclk。
在圖4的仿真中，所仿真的頻率點(diǎn)是115 200 Hz，9 600 Hz，1 200 Hz,，對(duì)應(yīng)的fword為0x00119400，0x00017700，0x00002EE0。
評(píng)論