基于吉比特收發(fā)器的時(shí)分復(fù)用通信系統(tǒng)設(shè)計(jì)

摘要：為了充分利用光信號(hào)的寬帶寬資源和提高信道利用率，完成線速率為2．5 Gb／s的多路信號(hào)高速傳輸，在FPCA上設(shè)計(jì)并實(shí)現(xiàn)了一種時(shí)分復(fù)用通信系統(tǒng)，并對(duì)其功能和性能進(jìn)行了測(cè)試與驗(yàn)證。為了克服普通FPGA傳輸速率低于1 Gb／s的性能缺陷，選用了Xilinx內(nèi)嵌了支持3．75 Gb／s最高傳輸速率的吉比特收發(fā)器的高速FPGA。最終測(cè)試結(jié)果表明，在短距離有線傳輸條件下，該系統(tǒng)成功實(shí)現(xiàn)了線速率為2．5 Gb／s的無(wú)誤碼的時(shí)分復(fù)用通信。
關(guān)鍵詞：高速傳輸；時(shí)分復(fù)用通信；FGPA；吉比特收發(fā)器；先傳輸

在高速串行通信中，很多基于吉比特收發(fā)器的系統(tǒng)已經(jīng)設(shè)計(jì)出來(lái)，并且解決光纖通信中若干技術(shù)上的關(guān)鍵問(wèn)題。
本文在此基礎(chǔ)上，提出了將吉比特收發(fā)器高速串行傳輸方式和時(shí)分復(fù)用方式結(jié)合起來(lái)，采用統(tǒng)計(jì)時(shí)分復(fù)用，設(shè)計(jì)出了一種線速率為2．5 Gb／s的多路信號(hào)的高速傳輸系統(tǒng)。該系統(tǒng)為星地之間需要傳輸大量數(shù)據(jù)，如視頻圖像、語(yǔ)音、控制指令等的激光通信實(shí)驗(yàn)方案的實(shí)現(xiàn)提供了依據(jù)。
該系統(tǒng)在FFGA平臺(tái)上進(jìn)行設(shè)計(jì)的。由于要傳輸?shù)臄?shù)據(jù)量比較大，對(duì)帶寬的要求很高。因此，選用了Xilinx公司嵌入了吉比特收發(fā)器的FPGA，使該系統(tǒng)的線速率能夠達(dá)到2．5 Gb／s，實(shí)現(xiàn)高速通信。
該系統(tǒng)的主要難點(diǎn)在于如何實(shí)現(xiàn)吉比特高速信號(hào)的傳輸，這就要考慮到吉比特高速串行技術(shù)、阻抗匹配和信號(hào)反射、信號(hào)完整性等問(wèn)題。以下將對(duì)本系統(tǒng)的一些主要模塊進(jìn)行簡(jiǎn)要介紹。

1 系統(tǒng)總體設(shè)計(jì)
系統(tǒng)原理框圖如圖1所示。在發(fā)送端，多路電信號(hào)先各自通過(guò)FIFO(先入先出)緩存，再通過(guò)TDM復(fù)用器復(fù)用后通過(guò)MGT Tx(吉比特收發(fā)器發(fā)送端)進(jìn)行并串轉(zhuǎn)換，再通過(guò)SFP(光收發(fā)器，Small Form Pluggable)轉(zhuǎn)換成光信號(hào)，然后在光纖信道中傳輸。在接收端，接收到的光信號(hào)先通過(guò)SFP轉(zhuǎn)換成電信號(hào)，再通過(guò)MGT Rx(吉比特收發(fā)器接收端)進(jìn)行串并轉(zhuǎn)換，再通過(guò)TDM解復(fù)用器解復(fù)用，然后得到每一路的數(shù)據(jù)并送入FIFO進(jìn)行緩存，再恢復(fù)出各路電信號(hào)。這樣就完成了多路信號(hào)的高速?gòu)?fù)用傳輸。

2 吉比特收發(fā)器
由于現(xiàn)代通信以及各類多媒體技術(shù)對(duì)帶寬的需求迅猛增長(zhǎng)，促使一系列基于差分、源同步、時(shí)鐘數(shù)據(jù)恢復(fù)(Clockand Data Recovery，CDR)等先進(jìn)技術(shù)的互連方式應(yīng)運(yùn)而生。在傳統(tǒng)設(shè)計(jì)中，單端互連方式易受干擾、噪聲的影響，傳輸速率最高只能達(dá)到200～250Mbit／s／ Line；在更高速率的接口設(shè)計(jì)中，多采用包含源同步時(shí)鐘的差分串行傳輸方式(如LVDS、LVPECL等)。但由于在傳輸過(guò)程中時(shí)鐘與數(shù)據(jù)分別發(fā)送，傳輸過(guò)程中各信號(hào)瞬時(shí)抖動(dòng)不一致，破壞了接收數(shù)據(jù)與時(shí)鐘之間的定時(shí)關(guān)系，因而傳輸速率很難超越1 Gbit／s／通道。因此迫切需要新的高速數(shù)據(jù)傳輸技術(shù)。
基于高速的需求和傳統(tǒng)技術(shù)的弊端，Xilinx公司推出了嵌入到FPGA的用于吉比特收發(fā)的Rocket I／O模塊。RocketI／O通過(guò)采用CDR(時(shí)鐘數(shù)據(jù)恢復(fù)，Clock and Data Recovery)、8B／10B編碼、預(yù)加重等可在線配置技術(shù)，減少了信號(hào)衰減和線路噪聲的影響，最高速率可達(dá)10 Gbit／s以上，可用于實(shí)現(xiàn)吉比特以太網(wǎng)、PCI—Express等常用接口。
Rocket I／O作為Xilinx FPGA芯片中內(nèi)嵌的硬件模塊，并不是任何一款FPGA都提供的，只有在Virtex2 Pro以上的部分高端FPGA內(nèi)部才具備。支持Rocket I／O的FPGA型號(hào)如表1所示。