基于固態(tài)存儲(chǔ)技術(shù)的DRFM設(shè)計(jì)
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2．1 中頻采集模塊設(shè)計(jì)
中頻信號(hào)采集模塊主要是完成中頻信號(hào)的模／數(shù)轉(zhuǎn)換，并將轉(zhuǎn)換后的數(shù)據(jù)通過(guò)FPGA處理后傳輸給存儲(chǔ)模塊。主要由前端調(diào)理電路、6片高速ADC、時(shí)鐘分配電路、FPGA、電源五部分組成，前端信號(hào)調(diào)理電路主要是完成信號(hào)的放大或者是衰減，以匹配A／D的輸入要求，高速ADC完成模數(shù)轉(zhuǎn)換，F(xiàn)PGA負(fù)責(zé)接受A／D的數(shù)據(jù)和傳輸以及整塊板卡的控制。其構(gòu)成框圖如圖2所示。本文引用地址：http://butianyuan.cn/article/156272.htm
該設(shè)計(jì)的高速ADC采用TI公司的高速ADC即ADS6149。ADS6149是一款高性能的14位，250 Mb／s采樣率模／數(shù)轉(zhuǎn)換器，它提供出色的高模擬帶寬和低輸入抖動(dòng)，在高頻信號(hào)輸入時(shí)，ADC提供極高的SNR和SFDR指標(biāo)，其內(nèi)部包括可編程增益設(shè)置，可以用于提高小信號(hào)輸入時(shí)的SFDR性能。時(shí)鐘對(duì)于高速ADC系統(tǒng)而言尤其關(guān)鍵，這是因?yàn)闀r(shí)鐘信號(hào)的時(shí)序準(zhǔn)確性可以直接影響ADC的動(dòng)態(tài)特性。該設(shè)計(jì)選用ICS834061，它是一款集成高頻時(shí)鐘發(fā)生器，在單芯片中集成整個(gè)鎖相環(huán)系統(tǒng)和時(shí)鐘扇出系統(tǒng)，外圍器件只要1個(gè)晶振，具有2路LVPECL時(shí)鐘扇出，輸出頻率范圍20～500 MHz可調(diào)，時(shí)鐘抖動(dòng)最大只有6 ps，能滿足該設(shè)計(jì)的要求。
2．2 中頻還原模塊設(shè)計(jì)
中頻信號(hào)還原模塊完成處理后的信號(hào)的還原，主要由FPGA、高速DAC、后端調(diào)理電路、時(shí)鐘分配電路、控制信號(hào)發(fā)生電路，電源6部分組成，其中FPGA負(fù)責(zé)將處理之后的數(shù)據(jù)發(fā)給D／A轉(zhuǎn)換器以及整塊中頻還原卡的控制。高速ADC完成模／數(shù)轉(zhuǎn)換功能，后端調(diào)理電路提供A／D轉(zhuǎn)換后的濾波和信號(hào)放大功能，時(shí)鐘電路為系統(tǒng)提供高精度、低抖動(dòng)的時(shí)鐘信號(hào)，其構(gòu)成框圖如圖3所示。
評(píng)論