基于EPM7128設計的數(shù)據(jù)合并轉換器

數(shù)據(jù)交換機的傳送速率很高，當其和串行口通信時，在發(fā)送前把數(shù)據(jù)分為兩部分分別發(fā)送到串行口，然后經(jīng)過數(shù)據(jù)合并轉換器把各個串行口的數(shù)據(jù)合并在一起并轉換成PCM流。本文介紹了基于CPLD芯片EPM7128設計的數(shù)據(jù)合并轉換器。

1 數(shù)據(jù)合并轉換器硬件電路

EPM7128是可編程的大規(guī)模邏輯器件，為ALTERA公司的MAX7000系列產(chǎn)品，具有高阻抗、電可擦等特點，可用門單元為2500個，管腳間最大延遲為5ns，工作電壓為+5V。

IDT7205為FIFO型異步讀寫的存儲器芯片，容量為8192×9比特，存取時間為12ns，有空、半滿、滿三個標志位，最大功耗為660mW，工作電壓為+5V。

MSM4860DX屬于PC104嵌入式系統(tǒng)的5X86系旬，為AMD-133MHz CPU，具有COM1、COM2兩個串口，一個LPT并口，一個ELOPPY接口，一個IDE接口，一個VGA/LCD接口，一個AT-KEYBOARD接口，16個中斷，額定功率為8W，工作電壓為+5V。

1.2 數(shù)據(jù)合并轉換器電路框圖 2.2 數(shù)據(jù)移位部分 設PCMCLK的頻率為f(MHz)，則FRAMECLK的頻率為f/8，由于幀長為64，所以有：幀頻=f/(8×64),PCM流速率=f(bit/s)。分頻器的分頻比是通過軟件設定的，所以PCM流的速率可編程。

可編程的數(shù)據(jù)合并轉換器電路框圖如圖1所示。圖中，DB為數(shù)據(jù)總線，AB為地址總線，R和W分別為讀寫信號線，INT5、INT7、INT10 INT11為四個中斷，CS1、CS2和CS3是在CPLD內部生成的地址譯碼器Addr-encoder分別送給分頻器、兩個串行口的片選信號，ORG是晶振送給分頻器的振蕩脈沖，CLK是分頻器輸出的脈沖FRAMECLK和PCMCLK，WFIFO、RFIFO是由CPLD生成的包含地址信息的訪問FIFO的讀寫脈沖，DATA_IN1和DATA_IN2為串行口輸入數(shù)據(jù)，PCM_DATA是數(shù)據(jù)合并轉換器輸出的PCM流，PCMCLKA為輸出的碼同步時鐘，WORLDCLKA為輸出的字同步時鐘。

1.3 電路工作分析

晶振把時鐘脈沖送給分頻器，分頻器含有兩個可編程的定時器。分頻器把可控的FRAMECLK和PCMCLK送給CPLD，在CPLD內部經(jīng)過邏輯組合形成三路脈沖信號，一路控制計數(shù)器形成INT5、INT7兩個幀頻中斷觸發(fā)脈沖，CPU接到中斷后立即寫FIFO；另一路控制移位寄存器把并行數(shù)據(jù)轉換成串行數(shù)據(jù)PCM流；第三路形成RFIFO去連續(xù)讀FIFO。兩個串行口通過中斷方式（INT10、INT11）接收到外部數(shù)據(jù)后，暫存緩沖區(qū)內，按一定格式由中斷INT5控制寫給FIFO。

2 CPLD內部邏輯電路

CPLD內部邏輯電路如圖2所示。圖中，虛線框內為CPLD內部電路，虛線框外為CPLD的I/O口。

2.1 地址譯碼器

地址譯碼器Addr-encoder用VHDL語言生成。Addr-encoder的輸出有總線驅動器芯片74245的使能脈沖ENB，總線傳輸方向的使能脈沖DIR，寫FIFO操作脈沖WFIFO，分頻器和串行口的片選CS1、CS2和CS3，F(xiàn)IFO數(shù)據(jù)空滿標志脈沖RFIFOFLAG，F(xiàn)IFO復位時鐘脈沖WCTRL。

FRAMECLK周期是PCMCLK的8位，它們都是分頻送來的脈沖。FRAMECLK反相后作為FIFO的讀信號，兩次反相后作為字同步時鐘。PCMCLK直接作為移位寄存器74165的時鐘觸發(fā)脈沖，兩者與非后的輸出低電平作為74165重數(shù)據(jù)的觸發(fā)電平。它們的信號時序如圖3所示。

從三者的時序圖可知，每當一個字節(jié)的最后一位完成移位后，在FRAMECLK脈沖反相的下降沿觸發(fā)下讀取FIFO數(shù)據(jù)，這時74165的裝載使能74165STD恰好為低電平（與非結果），完成部數(shù)據(jù)裝載，然后在PCMCLK脈沖的上升沿作用下開始新一軟次的數(shù)據(jù)移位。