基于FPGA的高速通信系統(tǒng)研究

0 引言
遠(yuǎn)程通信系統(tǒng)和遠(yuǎn)程監(jiān)控系統(tǒng)對(duì)信號(hào)傳輸有兩方面的要求：一方面要求接口靈活且有較高的數(shù)據(jù)傳輸帶寬；另一方面要求系統(tǒng)的傳輸距離遠(yuǎn)。傳統(tǒng)接口如UART，USB，以太網(wǎng)等在傳輸帶寬和傳輸距離上均無(wú)法滿足要求。
低壓差分信號(hào)(LVDS)是一種低擺幅的差分信號(hào)技術(shù)。LVDS的恒流源模式及低擺幅輸出使傳輸速度可以從數(shù)百M(fèi)b／s到2 Gb／s以上。差分傳輸方式使LVDS信號(hào)對(duì)共模輸入噪聲有更強(qiáng)的抵抗能力。LVDS技術(shù)功耗低，100Ω的負(fù)載電阻功耗僅有1．2 mW。這些特點(diǎn)使得LVDS技術(shù)廣泛應(yīng)用在許多要求高速度與低功耗的領(lǐng)域。
隨著半導(dǎo)體工藝進(jìn)步，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的性能和集成度在不斷提高，同時(shí)成本在下降。FPGA片內(nèi)資源豐富且靈活性強(qiáng)。通過(guò)配置邏輯資源和I／O，可以生成支持各種標(biāo)準(zhǔn)的接口，適合完成接口間的通信工作。FPGA的可重構(gòu)性使相同的硬件環(huán)境可以實(shí)現(xiàn)不同的功能，節(jié)約了系統(tǒng)升級(jí)和更改的成本。

1 系統(tǒng)構(gòu)成及原理
高速數(shù)據(jù)傳輸系統(tǒng)的原理框圖如圖1所示。整個(gè)系統(tǒng)由發(fā)送板、接收板和傳輸線三部分組成。

發(fā)送板主要由接口電路、FPGA和電纜驅(qū)動(dòng)電路組成，完成的功能是將輸入的各種信號(hào)轉(zhuǎn)換為串行數(shù)據(jù)幀通過(guò)傳輸鏈路進(jìn)行傳輸。接收板主要由接收均衡電路、時(shí)鐘恢復(fù)電路、FPGA和接口電路組成，實(shí)現(xiàn)將串行數(shù)據(jù)幀接收并恢復(fù)成原始信號(hào)的功能。傳輸線選用同軸電纜。與雙絞線相比同軸電纜的抗干擾能力強(qiáng)、傳輸距離遠(yuǎn)，與光纜相比同軸電纜的成本低。同軸電纜適合本系統(tǒng)這種傳輸速率低于200 Mb／s，傳輸距離小于300 m的應(yīng)用場(chǎng)合。
系統(tǒng)的輸入信號(hào)包括串口信號(hào)、網(wǎng)絡(luò)信號(hào)和并行視頻信號(hào)等。分別選用MAX232，RTL8201，SN74LVC4245等芯片組成接口電路，將輸入信號(hào)轉(zhuǎn)換為FPGA支持的LVTTL／LVCMOS電平信號(hào)，起到保護(hù)器件和增加信號(hào)驅(qū)動(dòng)能力的作用。
接收板FPGA首先完成系統(tǒng)輸入信號(hào)的接收工作，再將異步時(shí)鐘域的信號(hào)轉(zhuǎn)換到統(tǒng)一的系統(tǒng)時(shí)鐘下，接下來(lái)將信號(hào)并串轉(zhuǎn)換并添加起始位、停止位和校驗(yàn)位組成特定的幀格式，然后對(duì)其進(jìn)行8 B／10 B編碼，最后通過(guò)差分I／O以LVDS電平輸出。接收板FPGA接收到串行信號(hào)后將信號(hào)解碼、解幀，抽取出原始數(shù)據(jù)進(jìn)行恢復(fù)，最后通過(guò)相應(yīng)的I／O將恢復(fù)后的信號(hào)輸出給各接口。
從FPGA直接輸出的LVDS信號(hào)在100 Mb／s傳輸速率下傳輸距離不足10 m，需要使用電纜驅(qū)動(dòng)電路增加LVDS信號(hào)的驅(qū)動(dòng)能力，同時(shí)使用接收均衡電路補(bǔ)償通過(guò)電纜傳輸后衰減的信號(hào)，達(dá)到加強(qiáng)系統(tǒng)長(zhǎng)距離傳送能力的目的。
如果使用1根同軸電纜傳輸時(shí)鐘，其余傳輸數(shù)據(jù)，會(huì)因?yàn)闊o(wú)法保證這些電纜嚴(yán)格等長(zhǎng)導(dǎo)致接收數(shù)據(jù)的建立時(shí)間和保持時(shí)間無(wú)法滿足后級(jí)電路的要求。另一方面，經(jīng)過(guò)傳輸后時(shí)鐘信號(hào)的Jitter會(huì)增加，使FPGA內(nèi)部的PLL無(wú)法鎖定時(shí)鐘。本系統(tǒng)電纜上傳輸?shù)亩际菙?shù)據(jù)信號(hào)，接收端同步時(shí)鐘通過(guò)時(shí)鐘恢復(fù)電路從串行數(shù)據(jù)中還原。

2 系統(tǒng)的硬件設(shè)計(jì)
2．1 FPGA部分電路設(shè)計(jì)
系統(tǒng)選用Xilinx公司Spartan3系列的FPGA：S3C500E。它有10 476個(gè)邏輯單元，232個(gè)I／O，4個(gè)時(shí)鐘管理模塊(DCM)，存儲(chǔ)器包括360 Kb的塊RAM和73 Kb的離散RAM。所有I／O可以組成92組LVDS差分對(duì)，最高輸入輸出速率高到622 Mb／s，所以系統(tǒng)不需要額外的電路實(shí)現(xiàn)LVDS接口。DCM模塊可以將輸入時(shí)鐘靈活的倍頻或降頻，最高工作頻率達(dá)到311 MHz。以上參數(shù)和性能不僅滿足當(dāng)前的設(shè)計(jì)需求，而且為系統(tǒng)的升級(jí)保留了充足的設(shè)計(jì)余量。FPGA外圍電路包括時(shí)鐘部分和配置部分。時(shí)鐘使用電路板上的晶振提供，通過(guò)GCLK腳與FPGA相連。GCLK是專用時(shí)鐘引腳，這個(gè)腳的驅(qū)動(dòng)能力強(qiáng)，到所有邏輯單元的延時(shí)基本相同。配置電路采用主動(dòng)SPI模式。相比其他模式，主動(dòng)SPI模式的外圍電路簡(jiǎn)單、體積小、成本低。而且SPI FLASH的容量大，除了存儲(chǔ)配置文件，還可以存儲(chǔ)其他用戶數(shù)據(jù)。S3C500E的配置文件大小為2 Mb，本系統(tǒng)采用存儲(chǔ)量為16 Mb的M25P16作為配置存儲(chǔ)器。