軟件無(wú)線電設(shè)計(jì)中ASIC、FPGA和DSP的選擇策略

　　可重配置特性要求軟件無(wú)線電改變?cè)O(shè)計(jì)人員需要考慮的準(zhǔn)則。由于純處理能力在當(dāng)前的2G無(wú)線環(huán)境中占據(jù)主導(dǎo)地位，可編程功能也逐漸成為軟件無(wú)線電設(shè)計(jì)應(yīng)用的焦點(diǎn)。
　　總之，當(dāng)選擇ASIC、FPGA或DSP時(shí)，設(shè)計(jì)人員應(yīng)當(dāng)考慮以下5個(gè)重要的選擇準(zhǔn)則。1. 可編程性：對(duì)于所有的目標(biāo)空間接口標(biāo)準(zhǔn)，器件均能重新配置以執(zhí)行所期望的功能。2. 集成度：在單個(gè)器件上集成多項(xiàng)功能，由此減小數(shù)字無(wú)線子系統(tǒng)的規(guī)格并降低硬件復(fù)雜度的能力。3. 開(kāi)發(fā)周期：開(kāi)發(fā)、實(shí)現(xiàn)及測(cè)試指定器件的數(shù)字無(wú)線功能的時(shí)間。4. 性能：器件在要求的時(shí)間內(nèi)完成指定功能的能力。5. 功率：器件完成指定功能的功率利用率。

　　上述準(zhǔn)則中的任何一條都會(huì)對(duì)設(shè)計(jì)人員選擇DSP、ASIC或FPGA產(chǎn)生直接影響。
　　可編程性
　　DSP和FPGA可輕易地進(jìn)行重配置，以實(shí)現(xiàn)軟件無(wú)線電設(shè)計(jì)的各種功能?，F(xiàn)有的通信ASIC雖然可以較低的成本提供更好的性能，但提供的可編程能力非常有限。
　　問(wèn)題的關(guān)鍵是，在諸多的無(wú)線ASIC中是否有一種適合于特定要求的數(shù)字無(wú)線產(chǎn)品。在純軟件無(wú)線電結(jié)構(gòu)中，顯然沒(méi)有一種ASIC具有這樣的功能，但實(shí)際上也只有很少的數(shù)字無(wú)線設(shè)計(jì)需要這樣高的靈活性。因此軟件無(wú)線電產(chǎn)品開(kāi)發(fā)的關(guān)鍵步驟就是確定系統(tǒng)每項(xiàng)功能所需的可編程特性，并確定現(xiàn)有的ASIC是否可以提供這項(xiàng)功能。
　　確定器件的處理功能可通過(guò)既支持W-CDMA也支持GSM的基站收發(fā)器結(jié)構(gòu)來(lái)說(shuō)明。由于W-CDMA采用了擴(kuò)頻通信技術(shù)，因此許多用戶可共享一條射頻(RF)信道。在上行鏈路1,920至1,980MHz之間和下行鏈路2,110至2,170 MHz之間，W-CDMA信號(hào)在每條信道中占據(jù)5MHz的帶寬。
　　另一方面，在GSM系統(tǒng)的每條射頻信道中，窄帶TDMA技術(shù)一般只支持8個(gè)用戶。在上行鏈路890至915MHz之間和下行鏈路935至960MHz之間，窄帶TDMA的每條信道占據(jù)200kHz帶寬。
　　為了在軟件無(wú)線電結(jié)構(gòu)中有效地兼顧上述標(biāo)準(zhǔn)間的差異，中頻(IF)處理器的數(shù)字上行轉(zhuǎn)換器和下行轉(zhuǎn)換器都必須提供可編程的信道選擇、濾波器配置和采樣比調(diào)節(jié)。Intersil、Graychip和Analog Devices公司的新型多標(biāo)準(zhǔn)數(shù)字收發(fā)器ASIC均可提供許多可編程特性。

　　例如，Graychip的GC4016數(shù)字下行轉(zhuǎn)換器可重配置為最大可用基帶帶寬為每信道2.25 MHz的4信道窄帶下行轉(zhuǎn)換器，也可重配置為最大可用基帶帶寬為9 MHz的單信道寬帶下行轉(zhuǎn)換器。此外，GC4016還將在每個(gè)信道中支持用戶可編程的基帶濾波器和重采樣器，這使得該器件適用于指定結(jié)構(gòu)的中頻處理。

但如果要求這些器件在將來(lái)支持升級(jí)到尚未定義的4G無(wú)線結(jié)構(gòu)，ASIC在數(shù)字無(wú)線設(shè)計(jì)中的適用度也將隨之發(fā)生變化。例如在無(wú)線領(lǐng)域中，關(guān)于是否應(yīng)在4G系統(tǒng)結(jié)構(gòu)中采用正交頻分多路復(fù)用(OFDM)技術(shù)還存在諸多分歧，很多設(shè)計(jì)人員認(rèn)為OFDM在多徑環(huán)境下具有較強(qiáng)的魯棒性，并可兼容多種寬帶標(biāo)準(zhǔn)，如局域多點(diǎn)分布式業(yè)務(wù)(LMDS)和多信道多點(diǎn)分布式業(yè)務(wù)(MMDS)。
　　然而，由于4G標(biāo)準(zhǔn)尚未定義，而且在該結(jié)構(gòu)中任何ASIC信號(hào)處理器件的使用都將給未來(lái)的升級(jí)帶來(lái)無(wú)法預(yù)料的風(fēng)險(xiǎn)，因此中頻處理也必須使用FPGA或DSP器件。
　　隨著信號(hào)處理越來(lái)越多的來(lái)自數(shù)字中頻輸入，4G結(jié)構(gòu)中的處理算法也變得越來(lái)越專(zhuān)業(yè)化，這限制了單個(gè)ASIC器件滿足所需可編程要求的能力。
　　在3G/GSM無(wú)線應(yīng)用中，W-CDMA采用了由透平編碼和卷積編碼組合而成的糾錯(cuò)機(jī)制，由此滿足所需的誤碼率(BER)性能要求。另一方面，GSM采用卷積編碼和Fire編碼的組合作為其糾錯(cuò)機(jī)制，因此定位于特定糾錯(cuò)算法的商用ASIC器件將不再適用于GSM平臺(tái)，而FPGA或DSP實(shí)現(xiàn)則是一種更好的選擇。
　　集成度
　　ASIC器件在軟件無(wú)線電結(jié)構(gòu)設(shè)計(jì)中的另一劣勢(shì)是集成度。隨著ASIC、DSP和FPGA開(kāi)發(fā)技術(shù)的不斷進(jìn)步，在單個(gè)器件中集成的功能也急劇增加。但對(duì)于ASIC，靈活性將隨集成度的增加而降低。
　　例如，充當(dāng)數(shù)字收發(fā)器的ASIC芯片完全適用于多種空中接口標(biāo)準(zhǔn)，包括GSM、IS-136、CDMA2000和UMTS W-CDMA。如果在ASIC中添加了CDMA碼片率處理器，那么該ASIC就不再適用于GSM和IS-136。如果在ASIC中添加一個(gè)支持QPSK、8PSK和16QAM調(diào)制方案的調(diào)制器或解調(diào)器，就能使其成為實(shí)現(xiàn)CDMA高速數(shù)據(jù)速率(HDR)規(guī)范的有效解決方案，但不再適用于任何其他標(biāo)準(zhǔn)。
　　在這一級(jí)集成度上，多個(gè)ASIC器件需要支持多個(gè)空間接口標(biāo)準(zhǔn)，但這通常有些不切實(shí)際。
　　與ASIC器件相比，DSP或FPGA器件可輕松地集成多種數(shù)字無(wú)線功能，并且不會(huì)顯著降低器件的靈活性。
　　在上例中，CDMA2000 HDR ASIC提供的大多數(shù)功能均能在Xilinx公司的XCV1000E上實(shí)現(xiàn)，如表1所示。這樣的集成度通常導(dǎo)致這些產(chǎn)品與基于ASIC的器件相比，具有更小的整體波形因數(shù)以及更高的靈活性。

　　開(kāi)發(fā)周期
　　ASIC器件的靈活性在軟件無(wú)線電產(chǎn)品的開(kāi)發(fā)中也具有其優(yōu)勢(shì)：現(xiàn)有的ASIC算法開(kāi)發(fā)已經(jīng)相當(dāng)完善，這有助于縮短產(chǎn)品的上市時(shí)間。硬件設(shè)計(jì)是基于ASIC功能的關(guān)鍵開(kāi)發(fā)進(jìn)程，而軟件開(kāi)發(fā)則受制于接入器件可編程特性的程序庫(kù)生成。
　　基于DSP或FPGA的設(shè)計(jì)開(kāi)發(fā)周期則要復(fù)雜得多，因?yàn)檐浖_(kāi)發(fā)需要的資源通常比相應(yīng)的硬件開(kāi)發(fā)多得多?，F(xiàn)有的經(jīng)優(yōu)化通用算法程序庫(kù)有利于加速DSP和FPGA的軟件開(kāi)發(fā)，但這些算法必須集成在一起實(shí)現(xiàn)期望的數(shù)字無(wú)線功能，因此需要完整的軟件開(kāi)發(fā)周期。
　　設(shè)計(jì)人員還必須注意DSP和FPGA軟件開(kāi)發(fā)方法之間的主要差異。在DSP上編譯算法的時(shí)間通常以秒計(jì)算，而在FPGA上綜合處理并對(duì)類(lèi)似算法進(jìn)行布線的時(shí)間則需要數(shù)小時(shí)。例如Xilinx公司的典型FPGA布線速率為每小時(shí)400,000個(gè)門(mén)電路，因此帶有2百萬(wàn)個(gè)門(mén)電路的XCV2000E的編譯可能需要半天的時(shí)間才能完成。
　　這使得FPGA的設(shè)計(jì)調(diào)試成為一項(xiàng)昂貴的過(guò)程，因此FPGA的設(shè)計(jì)周期通常需要在對(duì)器件算法進(jìn)行布線之前，進(jìn)行更多的先期分析，包括多路仿真和模型測(cè)試。
　　性能
　　在軟件無(wú)線電結(jié)構(gòu)中，任何信號(hào)處理器件的鑒定必須包括衡量該器件是否能在指定的時(shí)間內(nèi)完成所需的功能。這類(lèi)評(píng)估中一種最基本的基準(zhǔn)點(diǎn)測(cè)量就是1,024點(diǎn)快速傅立葉變換(FFT)處理時(shí)間的測(cè)量，參見(jiàn)表2中的突顯部分。

　　在表2的示例中，可編程ASIC明顯勝過(guò)DSP或FPGA實(shí)現(xiàn)。通常ASIC可為任何指定的功能提供最佳性能，其執(zhí)行時(shí)間可參見(jiàn)下述數(shù)據(jù)表單。
　　對(duì)DSP和FPGA功能實(shí)現(xiàn)的性能進(jìn)行比較相當(dāng)困難，因?yàn)檫@些器件的結(jié)構(gòu)分別用于處理不同類(lèi)型的問(wèn)題。DSP工作于非常高的速率條件下，但在某一時(shí)刻只能完成有限的處理任務(wù)。另一方面FPGA的工作速率通常低于DSP的速率，但對(duì)同時(shí)可完成的處理任務(wù)則幾乎沒(méi)有限制。
　　為了說(shuō)明上述這些差異，考慮如圖2所示的具有16個(gè)抽頭的簡(jiǎn)單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203
DSP具有300MHz的時(shí)鐘頻率，在合理的優(yōu)化設(shè)計(jì)中，每秒可完成大約4億至5億次MAC操作。這意味著C6203系列器件的FIR濾波具有最大為每秒3,100萬(wàn)次采樣的輸入速率。

　　但在FPGA中，所有16次MAC操作均可并行執(zhí)行。對(duì)于Xilinx的Virtex器件，16位MAC操作大約需要配置160個(gè)結(jié)構(gòu)可重置的邏輯塊(CLB)，因此16個(gè)并發(fā)MAC操作的設(shè)計(jì)實(shí)現(xiàn)將需要大約2,560個(gè)CLB。XCV300E可輕松地實(shí)現(xiàn)上述配置，并允許FIR濾波器工作在每秒1億個(gè)樣本的輸入采樣速率下。
　　附加功率
　　ASIC器件的設(shè)計(jì)通常經(jīng)過(guò)優(yōu)化以提供卓越的功率性能。但大多數(shù)可編程器件的功率將隨器件利用率和時(shí)鐘頻率的增加而急劇增長(zhǎng)，因此在衡量整體設(shè)計(jì)的功率分配時(shí)，必須考慮這一因素。
　　例如，利用Altera公司的20K600可編程邏輯器件(PLD)實(shí)現(xiàn)的4信道下行轉(zhuǎn)換器只需消耗不到2W的功率，即可實(shí)現(xiàn)每秒2,500萬(wàn)次采樣的輸入數(shù)據(jù)率。這樣的功率雖然比較高，但對(duì)于指定的應(yīng)用還是可以接受的。如果將輸入數(shù)據(jù)率提高至每秒6,500萬(wàn)次采樣，那么消耗的功率將達(dá)到5W，這超出了許多數(shù)字無(wú)線產(chǎn)品所能承受的功率門(mén)限。
　　與Altera 20K600相比，在相同的輸入數(shù)據(jù)率條件下，Analog Devices 公司的AD66244信道下行轉(zhuǎn)換器ASIC消耗的功率為700mW。
　　在較低的速率條件下，F(xiàn)PGA的功率利用率通常優(yōu)于高端DSP。為對(duì)此加以說(shuō)明，考慮Dish
Network公司在數(shù)字視頻廣播中采用的糾錯(cuò)機(jī)制。在該系統(tǒng)中速率高達(dá)27.647Mbps的多路復(fù)用數(shù)據(jù)采用Reed-Solomon糾錯(cuò)機(jī)制進(jìn)行編碼，該機(jī)制為每188個(gè)數(shù)據(jù)字節(jié)直接生成16個(gè)奇偶校驗(yàn)字節(jié)，并生成最大為30Mbps的合成數(shù)據(jù)率。
　　在5,000個(gè)時(shí)鐘周期中，TMS320C6203可解碼204個(gè)字節(jié)的Reed-Solomon代碼字。為實(shí)現(xiàn)所需的數(shù)據(jù)吞吐量，在300 MHz頻率下，CPU必須實(shí)現(xiàn)近50%的利用率，而消耗的功率約為1.53W。
　　與此相反，在Xilinx XCV100E上實(shí)現(xiàn)的Reed-Solomon解碼器設(shè)計(jì)消耗的功率僅為200mW。這是一個(gè)巨大的改進(jìn)，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。
　　器件選擇
　　表3總結(jié)了上述結(jié)果。表中每類(lèi)器件按1至5的標(biāo)度主觀地設(shè)定功率極限，1表示該類(lèi)較差的選擇，而5則表示最佳選擇。

　　有了上述分析，也就不難得到采用ASIC、FPGA和DSP器件設(shè)計(jì)軟件無(wú)線電的區(qū)分原則，這些原則歸納如下：1. ASIC只需提供可以接受的可編程性和集成水平，通常即可為指定的功能提供最佳解決方案。2.
FPGA可為高度并行或涉及線性處理的高速信號(hào)處理功能提供最佳的可編程解決方案。3. DSP可為涉及復(fù)雜分析或決策分析的功能提供最佳可編程解決方案。
　　隨著技術(shù)的進(jìn)步，DSP、ASIC和FPGA將在芯片上支持更多的功能，這進(jìn)一步模糊了三者之間的界限。而對(duì)于軟件無(wú)線電設(shè)計(jì)人員，這意味著他們?cè)诮窈蟮脑O(shè)計(jì)中將面臨更難的選擇。