適于底層協(xié)議棧開發(fā)的數(shù)據(jù)采集與仿真系統(tǒng)
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2.2 輸出數(shù)據(jù)
根據(jù)1.1節(jié)所選擇的數(shù)據(jù)采集點，需在DSP的底層協(xié)議棧代碼中輸出仿真時所用的數(shù)據(jù): (1)需要輸出的為前端AD/DA數(shù)據(jù)，以及底層協(xié)議棧與上層協(xié)議棧之間的交互數(shù)據(jù)，這是底層通信協(xié)議棧接收、發(fā)射信息時所需的輸入數(shù)據(jù)與最終的輸出結(jié)果； (2)其他外圍設(shè)備產(chǎn)生的中斷和輸入數(shù)據(jù)也會影響底層協(xié)議棧流程，是仿真時所必須的部分；(3)底層協(xié)議棧各任務(wù)掛起、運行、結(jié)束等狀態(tài)變化需要輸出，以保證仿真程序運行時刻與實際情況一致。另外，在2次AD/DA中斷之間會發(fā)生多次變化的全局變量也需要輸出，以彌補(bǔ)時間片劃分的不足。
2.3 數(shù)據(jù)解析
1.5節(jié)中所存儲的接收數(shù)據(jù)不方便直接用于仿真，需要進(jìn)行格式轉(zhuǎn)換。根據(jù)2.1節(jié)中所述系統(tǒng)框架，所有事件通過AD/DA數(shù)據(jù)計時,故而除AD/DA數(shù)據(jù)外,其他類型數(shù)據(jù)需要記錄AD/DA數(shù)據(jù)個數(shù)信息，作為時間戳，因而可將所有數(shù)據(jù)分為兩大類：AD/DA數(shù)據(jù)和非AD/DA數(shù)據(jù)。為仿真方便，將這2種類型數(shù)據(jù)分別存放于2個文件中。在解析數(shù)據(jù)時，需要將1.3小節(jié)中為了與CY68013A兼容而通過FPGA拆分開的2個16位數(shù)據(jù)重新合并為1個，并將不同類型的數(shù)據(jù)分開。AD/DA數(shù)據(jù)一般長度固定，由AD/DA轉(zhuǎn)換器分辨率（位數(shù)）而定，例如，AD/DA數(shù)據(jù)為16位，每次中斷輸出1個數(shù)據(jù)，則解析后的數(shù)據(jù)格式如表2所示。本文引用地址：http://butianyuan.cn/article/157453.htm
非AD/DA數(shù)據(jù)根據(jù)程序需求，長度不固定，可在協(xié)議棧程序輸出數(shù)據(jù)中包含長度信息，也可在接收程序與輸出程序中提前規(guī)定好數(shù)據(jù)長度。例如,非AD/DA數(shù)據(jù)以字為單位，數(shù)據(jù)長度為N，則解析后的數(shù)據(jù)格式如表3所示。
由于底層協(xié)議棧需要兼顧外圍硬件控制，各種外部中斷比較多，很可能會打斷數(shù)據(jù)輸出，因而在解析數(shù)據(jù)時，需要考慮各種數(shù)據(jù)之間的嵌套。為此，可以對每種數(shù)據(jù)采用單獨的緩沖區(qū)，待解析到1條完整數(shù)據(jù)之后再存入文件中，同時還要保證文件中各種非AD/DA數(shù)據(jù)按照發(fā)生時間的先后順序排列。其流程如圖3所示。
2.4 系統(tǒng)仿真
系統(tǒng)仿真之前，首先要將運行于DSP中的底層協(xié)議棧代碼轉(zhuǎn)換為PC機(jī)上可運行的代碼，一般DSP大多采用C語言和匯編語言相結(jié)合的方式進(jìn)行開發(fā)，C代碼基本上不需要進(jìn)行大量修改，而匯編代碼需要根據(jù)其工作原理，轉(zhuǎn)譯成C代碼。系統(tǒng)仿真時采用2.3節(jié)中解析后的數(shù)據(jù)文件作為輸入,按照2.1節(jié)定義的仿真系統(tǒng)框架，以AD/DA數(shù)據(jù)為驅(qū)動，通過判斷非AD/DA數(shù)據(jù)的發(fā)生時刻（AD/DA數(shù)據(jù)計數(shù)值）來調(diào)動底層協(xié)議棧各部分任務(wù)運行，以達(dá)到再現(xiàn)協(xié)議棧運行狀況、調(diào)試程序的目的。仿真流程如圖4所示。有些硬件操作需要底層協(xié)議?？刂疲抡鏁r可以按照“[發(fā)生時間] 硬件操作內(nèi)容”的格式寫到文件中作為仿真程序的輸出。這樣通過查詢輸出文件，各種硬件操作的先后關(guān)系一目了然，更形象化，有利于發(fā)現(xiàn)硬件控制上的邏輯錯誤。
本文設(shè)計了一種專門用于底層協(xié)議棧開發(fā)的數(shù)據(jù)采集與仿真系統(tǒng)，利用USB高速傳輸特點以及物理連接的便利性，采用CY68013A進(jìn)行數(shù)據(jù)傳遞，充分利用其GPIF資源，使用FPGA進(jìn)行格式轉(zhuǎn)換。文中對仿真系統(tǒng)的整體框架和數(shù)據(jù)轉(zhuǎn)換細(xì)節(jié)進(jìn)行了詳細(xì)說明。該系統(tǒng)可用于各種類型協(xié)議棧調(diào)試，便于追蹤、再現(xiàn)問題。經(jīng)過實驗驗證，系統(tǒng)可承受100 Mb/s的實時數(shù)據(jù)流，在數(shù)字集群手持終端開發(fā)中進(jìn)行了廣泛應(yīng)用，不僅降低了協(xié)議棧的開發(fā)難度，而且縮短了開發(fā)周期，有很高的實用性。
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