一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案

1 系統(tǒng)結(jié)構(gòu)
DDS結(jié)合PLL產(chǎn)生Chirp-UWB信號的系統(tǒng)結(jié)構(gòu)如圖1所示。

本方案由DDS產(chǎn)生的窄帶Chirp信號作為PLL的參考信號。VCO產(chǎn)生的高頻振蕩經(jīng)N分頻后，在鑒相器(PD)中與DDS產(chǎn)生的窄帶線性調(diào)頻信號進行相位比較。系統(tǒng)穩(wěn)定后，VCO產(chǎn)生的高頻振蕩經(jīng)N分頻后，其信號與DDS產(chǎn)生的窄帶chirp信號的掃頻線性度和頻率穩(wěn)定度一致。在這個方案中，PLL實際起到了倍頻的作用，即將DDS輸出的高線性調(diào)頻信號進行了N倍的倍頻。由于DDS輸出頻率和帶寬可以編程控制，這種方式產(chǎn)生的Chirp-UWB帶寬是可控的，在設計上具有很大的靈活性。

2 系統(tǒng)設計與仿真
本系統(tǒng)主要由參考信號發(fā)生電路，鎖相環(huán)電路兩部分組成。對于鎖相環(huán)電路，射頻仿真軟件ADS提供有專門的元件庫(System-PLL components)，可以利用其中的元件快速建立鎖相環(huán)的電路模型。然而，基于DDS產(chǎn)生的參考信號則由鋸齒波控制線性VCO來實現(xiàn)，只要合理設置參數(shù)，這種等效并不會影響系統(tǒng)性能。下面對電路的各部分的設計進行分析。
2．1 參考信號產(chǎn)生
參考信號的產(chǎn)生可通過數(shù)字正交上變頻芯片AD9857實現(xiàn)，中心頻率設為100 MHz，Chirp信號的帶寬設為7 MHz。利用ADS仿真時由鋸齒波控制線性VCO，即可產(chǎn)生一個窄帶Chirp信號作為鎖相環(huán)的輸入?yún)⒖夹盘枴?br />2．2 鑒相器和分頻器
通常鎖相環(huán)芯片都同時集成鑒相器和分頻器，如ADI公司的ADF4106。該芯片鑒相器采用電荷泵輸出的鑒相器。圖2為一個電荷泵輸出鑒相器的原理圖。

這種鑒相器由兩個D觸發(fā)器、一個與門和兩個電流源構(gòu)成，不僅可以鑒相，也可以鑒頻，同時由于它采用電流源輸出，克服了電壓輸出型鑒頻鑒相器增益變化的不足。該鑒相器的輸出電流與相位誤差關系為iout=Kdθe／Rb，其中：Rb為鑒相器電壓電流轉(zhuǎn)換器固有的跨阻。分頻器的作用是將VCO產(chǎn)生的輸出信號頻率除以N，然后輸入鑒相器與參考信號進行比較。仿真時，直接采用ADS提供的元件Divide by N來實現(xiàn)，設其分頻比N=70。
2．3 低通濾波器
環(huán)路濾波器的設計是鎖相環(huán)設計的關鍵。本設計中需要跟蹤一個頻率斜升信號。根據(jù)鎖相原理，要跟蹤此類信號，必須二型以上環(huán)路。本設計中環(huán)路濾波器采用四階二型無源環(huán)路濾波器，由于電荷泵型鑒相器的輸出為電流，所以該環(huán)路等效于一個二階有源比例積分濾波器加兩級輔助濾波。輔助濾波用于濾除參考信號饋通。環(huán)路傳輸函數(shù)F(s)可以近似表示為：

根據(jù)鑒相頻率為100 MHz，這里選擇截止頻率ft為2 MHz。根據(jù)穩(wěn)定性原理，通常選擇為5～10倍ω3，ω5為3～8倍ω4，而ω1的選取則是保證環(huán)路幅頻響應在ft處過零點。在ADS環(huán)境下，對模型中各元件大致設定一個初值及優(yōu)化區(qū)間，然后進行優(yōu)化設計，即可得到各元件值。最終鎖相環(huán)開環(huán)響應如圖3所示。