3G數(shù)字基站射頻拉遠(yuǎn)CPRI規(guī)范的實現(xiàn)

基站技術(shù)的發(fā)展和移動通信技術(shù)的發(fā)展緊密不可分，移動通信技術(shù)走過了從模擬技術(shù)到數(shù)字技術(shù)的發(fā)展過程，也實現(xiàn)了從窄帶到寬帶的發(fā)展，移動通信基站技術(shù)的發(fā)展趨勢主要是從模擬向數(shù)字發(fā)展、從窄帶向?qū)拵Оl(fā)展、向標(biāo)準(zhǔn)化和模塊化發(fā)展。

在3G移動通信網(wǎng)絡(luò)建設(shè)中，網(wǎng)絡(luò)覆蓋效果的好壞決定了未來發(fā)展用戶的速度和運營商在該網(wǎng)絡(luò)上的收益，甚至是整個3G網(wǎng)絡(luò)能否健康運行的決定性因素，而決定3G網(wǎng)絡(luò)質(zhì)量的關(guān)鍵就在于如何實現(xiàn)密集城區(qū)的無線網(wǎng)絡(luò)覆蓋。傳統(tǒng)密集地區(qū)的無線網(wǎng)絡(luò)建網(wǎng)方式是在該類地區(qū)全部采用宏基站設(shè)備作為主覆蓋設(shè)備，在規(guī)劃的3G站點地區(qū)建設(shè)無線網(wǎng)絡(luò)專用的機(jī)房和相關(guān)配套設(shè)施，而且還需要在原有的傳輸網(wǎng)基礎(chǔ)上建設(shè)新的連接3G站點的傳輸網(wǎng)絡(luò)。傳統(tǒng)建網(wǎng)方式的主要問題是運營商不得不花費大量時間和費用在機(jī)房的租用方面，而且大量理想站點機(jī)房因為要遠(yuǎn)離住宅而無法獲得，也拖延了網(wǎng)絡(luò)的建設(shè)速度。特別是那些新的移動運營商，如果在不具備足夠的機(jī)房資源的情況下使用這種建網(wǎng)方式，必然會導(dǎo)致整個網(wǎng)絡(luò)建設(shè)周期很長，網(wǎng)絡(luò)覆蓋不好。

新型的網(wǎng)絡(luò)覆蓋理念的核心思想就是把傳統(tǒng)的宏基站的基帶處理和射頻部分分離，分成基帶處理和射頻拉遠(yuǎn)兩個設(shè)備，在兩者之間采用光纖連接，其結(jié)構(gòu)如圖1所示。在設(shè)備部署方面則是把核心網(wǎng)、無線網(wǎng)絡(luò)控制和基帶池設(shè)備集中于一個地點，在規(guī)劃的站點上部署射頻拉遠(yuǎn)設(shè)備以實現(xiàn)無線覆蓋。采用該解決方案無需任何機(jī)房和傳輸資源，既可滿足運營商對3G網(wǎng)絡(luò)建網(wǎng)速度的要求，也可保證3G網(wǎng)絡(luò)建網(wǎng)和維護(hù)成本達(dá)至最低。其優(yōu)勢主要有：將繁瑣的維護(hù)工作簡化到基帶處理端;一個無線基帶控制可以連接幾個射頻拉遠(yuǎn)，既節(jié)省空間，降低設(shè)置成本，又提高了組網(wǎng)效率;連接兩端之間的接口采用光纖，損耗減少，并可大幅度降低電力消耗。

圖1 基于射頻拉遠(yuǎn)的新型建網(wǎng)方案

為了有效處理基帶處理和射頻拉遠(yuǎn)兩部分的連接，工業(yè)界形成了兩種接口規(guī)范，一個是公共無線接口規(guī)范CPRI(Common Public Radio Interface)，它是由愛立信、華為、NEC、北電網(wǎng)絡(luò)與西門子等公司發(fā)起的，另一個是OBSAI規(guī)范(Open Base Station Architecture Initiative)，它是由諾基亞、LG電子、三星電子等公司成立的聯(lián)盟。CPRI適用于多種空中接口，本文以UMTS網(wǎng)絡(luò)為例，介紹CPRI的實現(xiàn)。

公共無線接口規(guī)范

UMTS無線網(wǎng)接入系統(tǒng)由核心網(wǎng)(CN)、無線接入網(wǎng)(UTRAN)和用戶裝置(UE)三部分組成。在無線接入網(wǎng)內(nèi)部，又分成無線網(wǎng)絡(luò)控制(RNC)和基站(Node B)。整個UMTS的無線網(wǎng)接入系統(tǒng)結(jié)構(gòu)框圖如圖2所示：

圖2 UMTS無線網(wǎng)接入系統(tǒng)系統(tǒng)結(jié)構(gòu)框圖

基站通過Iub接口連接到無線網(wǎng)絡(luò)控制，再通過Uu接口連接到用戶設(shè)備。Uu接口分為三個協(xié)議層：物理層(L1)，數(shù)據(jù)鏈路層(L2)和網(wǎng)絡(luò)層(L3)。在射頻拉遠(yuǎn)技術(shù)中，基帶處理和射頻拉遠(yuǎn)兩個設(shè)備也分成兩個協(xié)議層：物理層(L1)和數(shù)據(jù)鏈路層(L2)。在物理層中，將上層接入點的數(shù)據(jù)進(jìn)行復(fù)/分接和物理層的編碼。在數(shù)據(jù)鏈路層，對上層接入點的I/Q數(shù)據(jù)、物理層協(xié)議數(shù)據(jù)和網(wǎng)絡(luò)協(xié)議數(shù)據(jù)(包括以太網(wǎng)數(shù)據(jù)、高層數(shù)據(jù)鏈路協(xié)議數(shù)據(jù))進(jìn)行相應(yīng)的處理。

數(shù)字基站的下行基帶處理部分主要由擴(kuò)頻、交織、信道編碼和發(fā)送功率控制單元組成，上行基帶處理部分主要由發(fā)送功率控制、信道解碼、解交織、解擴(kuò)頻單元組成。下行射頻拉遠(yuǎn)部分主要由上變頻、降峰均比、數(shù)字預(yù)失真、數(shù)字上變頻、數(shù)模變換和高功率放大器單元組成，上行射頻拉遠(yuǎn)部分主要由低噪聲放大器、模數(shù)變換和數(shù)字下變頻單元組成，如圖3所示：

圖3 基帶處理單元和射頻拉遠(yuǎn)單元基本功能

由圖3可知，基帶處理部分和射頻拉遠(yuǎn)部分通過一條或若干條CPRI鏈路來連接，每條CPRI鏈路都是高速的串行數(shù)字傳輸鏈路，可選擇614.4Mb/s、　　　1228.8Mb/s、2457.6Mb/s三種碼率之一將數(shù)據(jù)以串化的數(shù)字信號形式從基帶部分發(fā)送到射頻拉遠(yuǎn)部分，數(shù)據(jù)包括用戶I/Q數(shù)據(jù)、控制管理數(shù)據(jù)和同步數(shù)據(jù)，在發(fā)送端，通過CPRI固定的幀結(jié)構(gòu)形式將這三部分?jǐn)?shù)據(jù)復(fù)接到三種數(shù)據(jù)流之一，再經(jīng)過物理層的8B/10B編碼后，由光模塊發(fā)送出去;在接收端經(jīng)過物理層的10B/8B解碼后，通過固定幀結(jié)構(gòu)形式將三部分?jǐn)?shù)據(jù)進(jìn)行分接，再提取出時鐘信號，交給上層網(wǎng)絡(luò)進(jìn)行處理，CPRI模塊設(shè)計系統(tǒng)框圖如圖4所示。

圖4 CPRI模塊設(shè)計框圖

CPRI要求設(shè)備至少支持三種數(shù)據(jù)流之一以進(jìn)行傳輸，而在發(fā)送端具體采用何種速率是通過軟件和接收端進(jìn)行協(xié)商的。接收端的時鐘恢復(fù)單元是通過8B/10B編碼來實現(xiàn)的，該編碼可以確保被編碼數(shù)據(jù)中有足夠的高低電平的翻轉(zhuǎn)，從中可以提取出時鐘信號。

CPRI的幀單元可分成基本幀單元和超幀單元?；編瑔卧膸l是3.84M，每幀可分成16個字。隨著碼率的不同，字的長度分別為8比特、16比特和32比特。每幀的第1個字填入控制信號，后15個字填入I/Q用戶數(shù)據(jù)。I/Q用戶數(shù)據(jù)的寬度也是有定義的，下行鏈路的I/Q數(shù)據(jù)寬度是8比特～20比特，上行鏈路的I/Q數(shù)據(jù)寬度是4比特～10比特，過采樣率可選擇是2或4。若在614.4Mb/s的數(shù)據(jù)傳輸率下，一條CPRI鏈路可以支持的載波數(shù)至少是：

614.4×8×15/(10×16×3.84)/(20+20)=3

因此，在多載波系統(tǒng)中，可以選擇用一條CPRI鏈路來傳輸多載波I/Q數(shù)據(jù)，或是通過多條CPRI鏈路分別傳送不同載波的數(shù)據(jù)。

超幀單元是由256個基本幀單元構(gòu)成的，其中，第1個基本幀單元里的控制信號寫入K28.5特殊字用標(biāo)志一幀的開始，K28.5是8B/10B里的特殊控制字。其余的255個基本幀單元里的控制信號按規(guī)定順序分別填入幀號、基站幀號、版本號、控制管理字、HDLC、廠商特定字，并留出了一些做為保留字節(jié)。

通過適當(dāng)?shù)木W(wǎng)絡(luò)協(xié)議，可以使用基帶處理和射頻拉遠(yuǎn)設(shè)備的級聯(lián)、星形、樹形和環(huán)形的組網(wǎng)方式，而具體采用何種網(wǎng)絡(luò)協(xié)議，則由廠商自己決定。

公共無線接口規(guī)范的FPGA實現(xiàn)

在公共無線接口規(guī)范的實現(xiàn)中，最關(guān)鍵的一環(huán)是千兆比特收發(fā)器的實現(xiàn)和串/并、并/串轉(zhuǎn)換器(SEDES)的實現(xiàn)。在當(dāng)前主流的FPGA中，Alter、Xilinx均將千兆比特收發(fā)器和SEDES硬件電路集成到了FPGA芯片中，像Altera的Stratix GX系列FPGA可以提供4路～20路的高速串行收發(fā)器接口，每個接口支持的最高速率可達(dá)3.1875Gb/s，并支持全雙工。CPRI鏈路的最高速率為2.4576Gb/s，因此，本文討論的方案就是在Stratix GX芯片上實現(xiàn)公共無線接口規(guī)范。本系統(tǒng)涉及到的時鐘較多，多時鐘系統(tǒng)會引起時鐘速率抖動和時鐘/數(shù)據(jù)關(guān)系相位變化，甚至毛刺會嚴(yán)重降低設(shè)計性能或完全破壞設(shè)計所能實現(xiàn)的功能，并對高速串口造成致命的影響，因此，對于多時鐘系統(tǒng)的設(shè)計應(yīng)盡量減少亞穩(wěn)態(tài)狀態(tài)的產(chǎn)生。下面分模塊進(jìn)行討論：

(1)可調(diào)節(jié)的時鐘模塊的實現(xiàn)。由于信道最多支持三種數(shù)據(jù)碼率，在初始上電時碼率需要進(jìn)行協(xié)商并能自動調(diào)節(jié)。在Stratix GX里有增強(qiáng)型鎖相環(huán)(EPLL)和快速鎖相環(huán)(Fast PLL),由EPLL的分頻和倍頻可以從輸入的低速時鐘產(chǎn)生高速的系統(tǒng)工作時鐘。GX里還提供了可動態(tài)實時重配置EPLL的IP核，因此，可以通過改變其控制寄存器的值，來實時重新配置EPLL，以得到不同的系統(tǒng)工作時鐘。

(2)開機(jī)初始化模塊的實現(xiàn)。由于發(fā)送端和接收端開機(jī)初始時的工作時鐘不一定相同，因此需要通過初始化達(dá)到統(tǒng)一的工作時鐘，并確定物理層的傳輸速率和相應(yīng)的協(xié)議。

(3)I/Q用戶數(shù)據(jù)和鏈路層數(shù)據(jù)的碼率調(diào)整模塊實現(xiàn)。進(jìn)入基帶處理部分的I/Q數(shù)據(jù)是3.84M或3.84M的倍數(shù)速率，需要通過二端口異步RAM，一端在低速時鐘下寫入RAM，另一端在高速時鐘下從RAM中讀取數(shù)據(jù)至成幀模塊。

(4)8B/10B編解碼和成幀/解幀模塊的實現(xiàn)。該模塊的實現(xiàn)是通過GX里的GXB(Gigabit Transceiver Bblock)集成電路模塊來完成的。

(5)接收端時鐘的恢復(fù)模塊的實現(xiàn)。由于在高速串行數(shù)字接口中，時鐘信息和數(shù)據(jù)信息是疊加在一起的，保持接收端和發(fā)送端的時鐘同步，并從數(shù)據(jù)信息中提取出時鐘信號是接收端正常工作的關(guān)鍵。在GXB模塊里，有時鐘數(shù)據(jù)恢復(fù)單元(CRU)，CRU用外部參考時鐘從進(jìn)入的數(shù)據(jù)信號里恢復(fù)出它的時鐘，并且該時鐘和數(shù)據(jù)是同相位的?；謴?fù)出來的時鐘即用做接收端的系統(tǒng)工作時鐘，進(jìn)行下一步的數(shù)據(jù)處理。

高速數(shù)字信號傳輸?shù)姆抡?/p>

在硬件實現(xiàn)中，數(shù)字信號在614.4Mb/s、1228.8Mb/s、2457.6Mb/s三種碼率之一下的傳輸質(zhì)量將會受到很多因素的影響，設(shè)計人員很難保證一次性成功，必須在設(shè)計硬件前進(jìn)行全面的系統(tǒng)級仿真，然后再去布板調(diào)試改善。充分利用分析工具來實現(xiàn)準(zhǔn)確的性能預(yù)測是提高高速產(chǎn)品設(shè)計質(zhì)量的關(guān)鍵所在。

對Stratix GX進(jìn)行布板時，為了保證較好的性能，現(xiàn)用圖5的8層布板方案來進(jìn)行仿真。高速傳輸線采用差分信號線，從頂層經(jīng)過孔到第五層，再通過過孔到頂層。該走線經(jīng)歷了兩次過孔和兩次45度拐角。

圖5 八層布板方案

發(fā)送端和接收端均采用3.3V低電壓差分接口(LVDS)，altera提供了LVDS的輸入輸出緩沖模型(IBIS)，該模型屬于形為級描述模型，它包含了輸入輸出緩沖的I-V數(shù)據(jù)和V-T數(shù)據(jù)，包括了上升沿下降沿。IBIS模型可以用來進(jìn)行PCB上信號完整性分析，還可以進(jìn)行某些算法分析，比如預(yù)加重或者均衡。

差分信號到達(dá)開路終端后，將會碰到一個很大的阻抗并反射回來，如果不對此反射加以控制，它將可能超出噪聲容限引起超額噪聲。減小反射的一種常用辦法就是在差分對末端加上一個與差分阻抗匹配的電阻性阻抗。用ADS仿真出LVDS的輸出阻抗，加入串聯(lián)終端匹配，再仿真出輸出緩沖模型和信道模型的綜合模型的輸出阻抗，對接入匹配的端接電阻進(jìn)行系統(tǒng)仿真，測試序列為K28.5(0011111010)，優(yōu)化后的系統(tǒng)框圖如圖6所示：

圖6 系統(tǒng)仿真框圖

優(yōu)化后的差分電壓時域仿真波形圖如圖7所示，差分電壓眼圖如圖8所示，和未優(yōu)化前進(jìn)行比較，如圖9、圖10所示，從對比可知，加了終端匹配和端接匹配后，過沖現(xiàn)象有較大改善，但是接收電平值有所下降，信號眼圖略微收縮，即系統(tǒng)的抗干擾能力有一定的下降。

圖7 差分電壓時域仿真波形

圖8 差分電壓仿真眼圖

圖9 未匹配的差分電壓時域仿真波形圖

圖10 未匹配的差分電壓仿真眼圖

結(jié)論

基帶處理和射頻拉遠(yuǎn)兩部分設(shè)備之間的標(biāo)準(zhǔn)化接口是有效實現(xiàn)控制與數(shù)據(jù)傳輸?shù)谋ＷC，可以為運營商節(jié)約成本、加速網(wǎng)絡(luò)建設(shè)、提高網(wǎng)絡(luò)容量，按照固定的成幀解幀方式的標(biāo)準(zhǔn)化設(shè)計有利于不同產(chǎn)品間的兼容。