某型數(shù)字射頻存儲(chǔ)器模數(shù)轉(zhuǎn)換接口設(shè)計(jì)研究

數(shù)字射頻存儲(chǔ)器的模擬前端－¬―即A/D、D/A部分，負(fù)責(zé)將中頻信號(hào)數(shù)字化。模擬前端的設(shè)計(jì)質(zhì)量直接關(guān)系到了整個(gè)系統(tǒng)能否滿足高精度、高速、高可靠性的數(shù)據(jù)采集及回放。該部分的設(shè)計(jì)一直是數(shù)字頻儲(chǔ)系統(tǒng)的設(shè)計(jì)難點(diǎn)和重點(diǎn)。
二、模擬前端設(shè)計(jì)分析
目前高精度的ADC以及DAC器件信號(hào)均采用差分方式輸入或者輸出，這樣可在轉(zhuǎn)換性能上相對(duì)于單端信號(hào)有較大的優(yōu)勢(shì)，所以需要單端－差分的轉(zhuǎn)換，一般有兩種方法，一種是放大器方式，一種是變壓器耦合方式。
采用放大器方式的優(yōu)點(diǎn)是可以直流耦合。如果輸入信號(hào)中含有豐富的低頻分量，只能采用這種方法。但是采用放大器直流耦合將會(huì)帶來(lái)以下4個(gè)問題：
1) 信號(hào)失真，主要由放大器的傳輸非線性造成。但是考慮到在本設(shè)計(jì)中輸入信號(hào)幅度很小，放大器可以呈現(xiàn)出很好的線形特性，而且一般放大器的失真度很小，以典型的放大器差分AD8138為例，其諧波失真度均高于85dBC，遠(yuǎn)高于ADC本身的SFDR，所以在采樣分辨率不是非常高的設(shè)計(jì)中由放大器帶來(lái)的失真可以忽略。
2) 電源噪聲。由于各種器件的功耗激增，現(xiàn)在電路系統(tǒng)幾乎都采用高頻、高效率的開關(guān)電源，雖然模擬電路中線性穩(wěn)壓器的采用不可避免，但是完全隔離這些開關(guān)噪聲非常困難以致不太可能，還需要依賴放大器的電源抑制（Power Supply Rejection）特性。事實(shí)上普通放大器的電源抑制比均能達(dá)到70dB以上，只要電源處理得當(dāng)，在本設(shè)計(jì)中電源噪聲基本不用考慮。
3) 放大器偏移（Offset）。即放大器在輸入為0時(shí)其輸出并不為0，這樣造成輸入信號(hào)達(dá)不到滿刻度輸入范圍，從而限制了變換的有效位數(shù)。差分放大器的偏移取決于差分兩路信號(hào)的對(duì)稱性，以AD8138為例，在通常器件下其偏移量在60mV左右。在本設(shè)計(jì)中信號(hào)輸入的峰－峰值為1100mV，如果考慮放大器偏移可以算得真實(shí)有效位數(shù)為9.8位。
4) 放大器噪聲。放大器各級(jí)均會(huì)引入噪聲成分，因?yàn)榉糯笃骱休^多有源器件，將引入較多的有源噪聲，以AD8138為例，其輸入噪聲為，并假設(shè)輸入電路增益為+1，并且無(wú)濾波器，即3dB帶寬為320MHz，可以算得輸出噪聲為90μV，能夠滿足在輸入1100mV時(shí)10Bits分辨率的要求，但是難以達(dá)到比10Bits更高的采樣精度。
如果采用變壓器耦合方式，由于其為無(wú)源器件，上面放大器所有的4個(gè)問題并不存在，但是變壓器耦合會(huì)隔離直流以及一部分的低頻信號(hào)，一般射頻變壓器的3dB帶寬下限為數(shù)百KHz，這個(gè)損耗是否能被接收取決與詳細(xì)設(shè)計(jì)要求。
由以上分析可知，由于采用放大器的前端設(shè)計(jì)在偏移、噪聲等指標(biāo)上已經(jīng)逼近10-bit采樣精度的極限，由于在電路實(shí)現(xiàn)過(guò)程中的一些不可預(yù)知的因素將造成性能指標(biāo)的進(jìn)一步下降，所以采用放大器的方案幾乎不可能實(shí)現(xiàn)指標(biāo)要求。另外最近推出的一系列高性能ADC所附評(píng)估板設(shè)計(jì)中均只推薦了變壓器耦合方式，如Maxim的MAX1215，ADI的AD9430、AD9446以及TI的ADS5500等。所以本系統(tǒng)中所有ADC和DAC前端設(shè)計(jì)均采用了變壓器的耦合形式，如下原理圖所示：

在一般情況下模擬電路對(duì)開關(guān)電源的開關(guān)脈沖非常敏感，通常模擬電路均使用線性電源，所以在設(shè)計(jì)模擬電路電源時(shí)，需要加入線性穩(wěn)壓器。在本設(shè)計(jì)中，正模擬電源需要1.8V，3.3V，5V三種。如果采用變壓器耦合方式，可以在設(shè)計(jì)中避免需要負(fù)電源，所以變壓器耦合方式不但可以簡(jiǎn)化信號(hào)前端處理，同時(shí)也可簡(jiǎn)化電源設(shè)計(jì)。
如果直接將機(jī)箱電源經(jīng)過(guò)線性穩(wěn)壓后直接生成模擬電源，會(huì)面臨兩個(gè)問題：
1) 現(xiàn)代開關(guān)電源為了兼顧較高的效率并為了降低所用元器件的體積，一般開關(guān)電源的開關(guān)頻率比較高，這樣對(duì)線性穩(wěn)壓器件的紋波抑制性能提出了較高的要求。
2) 線性穩(wěn)壓的效率直接受輸入和輸出電壓壓差影響，這個(gè)壓差越大，在穩(wěn)壓器上損耗的功率就越大。
為了緩解這2個(gè)問題，可以加入一級(jí)開關(guān)電源預(yù)降壓，將電源的開關(guān)頻率轉(zhuǎn)為幾十KHz，而線性穩(wěn)壓器對(duì)這樣頻率的紋波典型的抑制比為40dB，假設(shè)開關(guān)電源預(yù)降壓后紋波為100mv，不考慮其它噪聲源，則經(jīng)過(guò)線性穩(wěn)壓后紋波電壓降為1mv，相對(duì)于Max1124所給出的1.6mv/V的電源抑制比，這個(gè)紋波可以被忽略。模擬電路的所有正電壓可以由下圖所示方案生成：

在上圖方案中未考慮負(fù)電源的生成。數(shù)字電路雖然對(duì)電源噪聲不太敏感，但是其消耗的功率很大，并且對(duì)于上電初始化的要求比較嚴(yán)格。以FPGA為例，如果在上電時(shí)電源波動(dòng)太大并且這些電源直接供給FPGA的話，F(xiàn)PGA上電初始化就可能無(wú)法順利完成，這個(gè)現(xiàn)象我們已經(jīng)在幾種Pentium IV機(jī)箱中發(fā)現(xiàn)。我們?cè)谘兄频囊粋€(gè)PCI板卡上發(fā)現(xiàn)如果FPGA的I/O電壓直接采用來(lái)自底板的+3.3V電源，在機(jī)箱上電時(shí)會(huì)因?yàn)?3.3V的波動(dòng)較為劇烈而造成FPGA程序加載過(guò)程失敗，而解決這個(gè)問題比較好的方法是在板上應(yīng)用穩(wěn)壓器件生成所需要的各種電源，同時(shí)還提供了對(duì)板上各種昂貴的器件提供保護(hù)。這也是大部分商用板卡所采用的電源方案。
為了減小電路板尺寸和板上器件數(shù)，可以采用多路開關(guān)電源控制器，同時(shí)生成FPGA以及其它器件所需的核電壓和外圍電壓。因?yàn)橐话銠C(jī)箱電源＋5V輸出功率最大，所以各種電壓最好用＋5V來(lái)生成。由于開關(guān)電源控制器均可提供一定的軟上電（Soft Start）功能，可以使DSP或者FPGA之類的芯片能夠正常初始化。在本設(shè)計(jì)中即采用了SEMTECH的SC2446開關(guān)電源控制器，其能同時(shí)控制兩路電源輸出。這樣FPGA的內(nèi)核電壓以及I/O電壓即可按照一定的時(shí)序關(guān)系給出，保證了FPGA上電初始化的正常進(jìn)行。而SC2446輸出的兩路電源之間還具有良好的跟蹤特性，這個(gè)特性非常適合作為DDR SDRAM的穩(wěn)壓器件，由其同時(shí)輸出DDR SDRAM所需要的2.5V I/O電壓以及1.25V端接和參考電壓可以保持很好的同步關(guān)系，提高了存儲(chǔ)系統(tǒng)的抗噪能力。所以在本板設(shè)計(jì)中還采用了SC2446作為DDR SDRAM的電源提供器件，由2片SC2446生成了所有數(shù)字電路所需要的+3.3V、+1.5V、+2.5V、+1.25V四種電壓。
三、結(jié)論
在本數(shù)字射頻存儲(chǔ)器的模擬前端設(shè)計(jì)過(guò)程中，采用了變壓器耦合方式來(lái)解決了單端至差分的轉(zhuǎn)換問題，并給出了實(shí)現(xiàn)原理圖。同時(shí)采取了多項(xiàng)措施，解決了直接將機(jī)箱電源經(jīng)過(guò)線性穩(wěn)壓后直接生成模擬電源，所帶來(lái)的對(duì)線性穩(wěn)壓器件的紋波抑制性能要求較高和穩(wěn)壓器損耗功率較大的問題。