用VHDL設計專用串行通信芯片

在通信系統(tǒng)中，通信芯片是整個硬件平臺的基礎，它不僅完成OSI物理層中的數(shù)據(jù)發(fā)送和接收，還能根據(jù)傳輸方式和協(xié)議的不同實現(xiàn)不同的數(shù)據(jù)校驗方式及數(shù)據(jù)組幀格式。

目前，許多廠商都提供通用的串行通信芯片，其傳輸方式分為同步方式和異步方式。其中，異步芯片大多與INTEL的8250芯片兼容；而同步方式，由于一般涉及到所支持的傳輸協(xié)議（BSC、HDLC、SDLC等），所以當用戶要求應用特定的同步傳輸協(xié)議時，往往需要設計專用的SRT（同步收發(fā)器）。以前，大多采用通用的邏輯元器件進行設計，這導致了設計和調(diào)試過程冗長、系統(tǒng)穩(wěn)定性不高，非常不便。如今，隨著以FPGA和CPLD為代表的可編程ASIC技術(shù)的日趨成熟和完善，用戶完全可以根據(jù)自己的要求，以EDA技術(shù)作為開發(fā)手段，用一塊FPGA或CPLD設計出符合自己需要的芯片。本文以開發(fā)統(tǒng)計時分復用器中的專用同步收發(fā)芯片為例，介紹整個芯片的開發(fā)流程。

1 統(tǒng)計時分復用器系統(tǒng)功能及模塊組成

統(tǒng)計時分復用器完成7路異步數(shù)據(jù)和1路同步數(shù)據(jù)的復接工作，其功能框圖如圖1所示，同步串口傳輸協(xié)議如圖2所示。由于傳輸距離較近且路數(shù)不多，功能相對簡單。出于系統(tǒng)功耗和成本的考慮，將這個專用的SRT和整個接口控制單元集成到一塊CPLD（XC95144）中。

2 CPLD內(nèi)部功能框圖及設計

CPLD 內(nèi)部結(jié)構(gòu)主要由接口控制單元和SRT組成，這里主要介紹一下SRT的結(jié)構(gòu)和功能模塊（見圖3）。由于選用的UART（通用異步收發(fā)器）與INS8250兼容，為簡化主控單元訪問外部通信芯片的程序的編寫，統(tǒng)一操作流程，在SRT的設計上盡量模仿INS8250的結(jié)構(gòu)。

本設計采用模塊化設計。按功能將SRT內(nèi)部結(jié)構(gòu)發(fā)分為5個模塊，每一個模塊對應一個VHDL的設計文件。這樣設計的好處是有利于各功能模塊的編寫和調(diào)試，從而降低了整個SRT的調(diào)試難度，提高了軟件的可維護性及可讀性。下面給出各個設計文件的外功能簡介（對于其中幾個重要的模塊還列出了端口描述和部分實現(xiàn)代碼）：

（1）SRTCRTL.VHD

SRTCRTL.VHD 作為SRT的控制模塊，負責地址譯碼，當片選信號有效時將數(shù)據(jù)線上的數(shù)據(jù)寫入相應的寄存器。SRT芯片內(nèi)部共設有接收緩存器、發(fā)送保持器、線路控制寄存器、除數(shù)寄存器（高低8位各1個）、自環(huán)控制寄存器等6個控制寄存器，每個寄存器都被分配了1個地址，通過對相應地址進行讀寫，CPU可完成數(shù)據(jù)發(fā)送、接收、自環(huán)及芯片參數(shù)設置等操作。

（2）LOOP.VHD

本模塊的功能是根據(jù)用戶的指令，對芯片本身功能進行測試。用戶首先將芯片設置為自環(huán)狀態(tài)，使芯片內(nèi)部發(fā)送數(shù)據(jù)線與直接接收數(shù)據(jù)線短接；再通過向發(fā)送保持器寫入特定的數(shù)據(jù)，與接收緩存器中讀出的數(shù)據(jù)進行比較，看兩者是否相同，用戶即可判斷芯片是否工作正常。

CLKGEN.VHD是波特率發(fā)生器模塊，用來產(chǎn)生發(fā)送同步的時鐘信號doclk。它將除數(shù)寄存器高低各8位共16位數(shù)據(jù)作為除數(shù)，對外部2MHz的時鐘源進行分頻。用戶可通過修改除數(shù)寄存器的值動態(tài)地改變數(shù)據(jù)傳輸速率，因此操作方便、靈活。

（4）RBR.VHD

RR.VHD作為整個芯片的接收模塊，其中包括接收緩存器、接收數(shù)據(jù)同步、串/并轉(zhuǎn)換。

端口描述如下：

entity rbr is

port (diclk:in STD_LOGIC; --接收數(shù)據(jù)同步時鐘，由發(fā)方提供

rrbr:在STD_LOGIC； --讀接收緩存器信號

rsrbr:in STD_LOGIC; --接收緩存器清零信號

dbus:out STD_LOGIC_VECTOR (7 downto 0)；

--8位數(shù)據(jù)線，單向，輸出

dr：out STD_LOGIC； --接收緩存器數(shù)據(jù)有效信號

ren：out STD_LOGIC; --妝收使能信號，通知發(fā)方接收方準備好可發(fā)送數(shù)據(jù)

di：in STD_LOGIC)； --串行接收數(shù)據(jù)線

end rbr；

當接收緩存器中無數(shù)據(jù)時，ren信號有效，通知發(fā)送方傳數(shù)據(jù)。然后根據(jù)dilck對di信號采樣，一旦緩存器滿，ren無效，dr有效，通知CPU讀數(shù)。

仿真波形如圖4所示。部分代碼如下：

process (rsrbr,diclk) --serial data to parallel data

variable l,m: integer range 0 to 8;

begin

if rsrbr='1'then

s_p=00000000;

m:=0;

ef='1';

elsif diclk'event and diclk='1'then

l:=7-m；

s_p(1)=di;

m:=m+1;

If m=8 then

m:=0;

ef='0';

end if;

end if;

if rrbr='1' then

dbus>=s_p;

ef='1';

else dbus=ZZZZZZZZ;

end if;

end process;