CPLD在射頻卡讀寫器中的應(yīng)用

CRC-CCITT算法生成多相式為：x 16+x 12+x 5+1[4]。計算CRC實際上是將數(shù)據(jù)通過線性反饋移位寄存器，所有數(shù)據(jù)移入后CRC寄存器的值即為16位CRC值。并行CRC運算模塊每次輸入8位數(shù)據(jù)，相當于一次并行運算就得到了串行移位運算時需要8位移位所得的結(jié)束。由表1～表4可以知道并行CRC實現(xiàn)的原理：每個時鐘到來時完成8bit數(shù)據(jù) CRC值計算；下一個8bit數(shù)據(jù)到來時，把上一個8bit數(shù)據(jù)的CRC值C15～C0作為初值，繼續(xù)完成并行CRC計算。即每次處理一個字節(jié)。

表1 移位前CRC寄存器值（初值）

表2 1次移位后CRC寄存器值

表3 2次移位后CRC寄存器

表4 8次移位后CRC寄存器值

表中參數(shù)說明：Ri為CRC移位寄存器值（R0為低位），Ci為CRC移位寄存器初值（C0為低位），Di為輸入數(shù)據(jù)（D0為低位），Xi=Di XDR Ci，同一欄中數(shù)據(jù)的運算關(guān)系是異或（XOR）。

每次并行數(shù)據(jù)到來時，各CRC寄存器值按表4運算關(guān)系更新。最后一個字節(jié)數(shù)據(jù)輸入后CRC寄存器的值（R0～R15）即為該數(shù)據(jù)組的CRC值。模塊設(shè)計采用了VHDL語言，同步更新R0～R15寄存器的值，從表中看出，一次CRC計算最多完成4組XOR運算。如：R3=C11 XOFR D7 XOR C7 XOR D0 XOR X0;R15=D7XOR C7 XOR D3 XOR C3。

3 控制模塊

單片機擴展了RAM后，P2口只有P2.5～P2.7可以用來提供控制信號，不能滿足需要，因而在CPLD內(nèi)部將3路信號擴展為8路控制信號，以實現(xiàn)對各部分進行協(xié)調(diào)控制。主要有編碼器和譯碼器的啟動信號、復位信號、指令標志信號、CRC輸出信號等控制信號。

4 性能分析

這里選用1片XILINX XC95144實現(xiàn)整個數(shù)據(jù)處理模塊的功能，使用軟件平臺是Xilinx Foundation 3.1i。XC95144內(nèi)部有144個宏單元、3200可用門。圖5和圖6分別給出了編碼器和譯碼器的部分時序仿真結(jié)果及其說明?？梢钥吹?，二者均實現(xiàn)了協(xié)議要求，編碼器在準確的位置實現(xiàn)脈沖位置調(diào)制，譯碼器能準確地對曼徹斯特碼數(shù)據(jù)進行譯碼，并計算出輸入數(shù)據(jù)的CRC值。

用AT89C51單片機提供編碼數(shù)據(jù)以及模擬待譯碼曼碼數(shù)據(jù)流對模塊功能進行實測，用示波器觀察各測試點信號，結(jié)果基本上與時序仿真的波形圖相同，達到了預期設(shè)計的目標。

本文較系統(tǒng)地介紹了一類遠距離射頻卡讀寫器數(shù)字處理模塊的設(shè)計，特別在于：（1）采用單片CPLD實現(xiàn)了射頻卡讀寫器數(shù)字模塊功能，采用了原理圖和VHDL 相結(jié)合自頂向下的設(shè)計方法[2][5]，樣機PCB版面積小，開發(fā)周期短，性能穩(wěn)定。其設(shè)計方案和思路對其他類別射頻卡讀寫器設(shè)計具有一定的參考價值。（2）提出了一種快速實現(xiàn)CRC-CCITT的并行運算方法，該方法適用于高速數(shù)據(jù)傳輸場合。

為了提高系統(tǒng)的安全性，可以對對寫入卡中的數(shù)據(jù)進行加密處理，即引入數(shù)據(jù)加密模塊，并將整個設(shè)計配置到一片容量更大的CPLD或FPGA中。