一種基于FPGA的DDR SDRAM控制器的設(shè)計(jì)

作者：時(shí)間：2013-04-24 來(lái)源：網(wǎng)絡(luò)

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3 DDR SDRAM控制的仿真和驗(yàn)證
3．1 DDR SDPAM控制器的軟件仿真
設(shè)計(jì)的軟件功能仿真是利用硬件描述語(yǔ)言VerilogHDL寫(xiě)出測(cè)試代碼，在Mentor公司的Modelsim軟件中進(jìn)行，通過(guò)檢查波形完成。DDR SD RAM控制器測(cè)試流如圖5所示，實(shí)現(xiàn)了寫(xiě)數(shù)據(jù)到第1組寄存器，讀校驗(yàn)數(shù)據(jù)，寫(xiě)數(shù)據(jù)到第2組寄存器，讀校驗(yàn)數(shù)據(jù)。

本文引用地址：http://butianyuan.cn/article/159415.htm

當(dāng)控制器接收到請(qǐng)求發(fā)送數(shù)據(jù)的命令后，由命令引腳產(chǎn)生相應(yīng)的Write命令傳送給DDR SDRAM，接下來(lái)會(huì)反饋—個(gè)握手信號(hào)ready以告知用戶端已準(zhǔn)備就緒可以繼續(xù)接收數(shù)據(jù)，而接收到的數(shù)據(jù)通過(guò)dq端口直接傳給DDR SDRAK。經(jīng)過(guò)Modelsim功能仿真Read／Write波形如圖6和圖7所示，結(jié)果表明DDR SDRAM能順利地完成讀寫(xiě)、刷新和預(yù)充電，行與行、塊與塊之間的交換平穩(wěn)迅速，無(wú)論是連續(xù)還是單個(gè)操作都非常順暢。

3．2 DDR SDRAM控制器的FPGA驗(yàn)證
設(shè)計(jì)的DDR SDRAM控制器硬件驗(yàn)證在Altera公司CycloneII系列的EP2C5Q208C8 FPGA芯片中進(jìn)行，利用在線仿真技術(shù)快速建立芯片設(shè)計(jì)的硬件模型，然后將設(shè)計(jì)映射至目標(biāo)FPGA電路中，通過(guò)加載設(shè)定的激勵(lì)信號(hào)，觀察所輸出的結(jié)果并與所期望的輸出結(jié)果進(jìn)行比較，發(fā)現(xiàn)寫(xiě)入和輸出的數(shù)據(jù)完全吻合。經(jīng)過(guò)綜合，基礎(chǔ)邏輯單元資源占用率為12．33％，引腳資源占用率為62．5％，鎖相環(huán)PLL資源的占有率為50％，流片頻率測(cè)試也能達(dá)到期望要求，能完全勝任對(duì)DDRSDRAM控制。

4 結(jié)束語(yǔ)
在研究DDR SDRAM的主要工作特性以及時(shí)序的基礎(chǔ)上，利用Verilog HDL硬件描述語(yǔ)言提出了一種適用于DDR SDRAM的控制器的設(shè)計(jì)。并且通過(guò)了Modelsim軟件功能仿真、FPGA硬件驗(yàn)證，結(jié)果表明該設(shè)計(jì)傳輸數(shù)據(jù)穩(wěn)定可靠，讀寫(xiě)效率較高，接口電路簡(jiǎn)單，可應(yīng)用于各種高速度、大容量存儲(chǔ)器場(chǎng)合中。