基于DDS的高速定時(shí)同步方法

DDS由相位累加器、正弦表、DAC和濾波器組成。相位累加器長(zhǎng)度為N位，顯然2N相當(dāng)于360°(2π rad)。DDS是以系統(tǒng)時(shí)鐘頻率fs對(duì)相位進(jìn)行等間隔的采樣，每個(gè)系統(tǒng)時(shí)鐘周期Ts輸出頻率fo的相位增量為FW×2π／2N。完成一整周正弦輸出需要2π／(FW×2π／2N)，即2N／FW個(gè)系統(tǒng)時(shí)鐘周期，可以得到輸出頻率：

由式(5)可知，相位累加器的長(zhǎng)度N越大，DDS的頻率分辨率越高。如果將相位累加器全部字長(zhǎng)作為正弦表的地址將會(huì)占用很大的存儲(chǔ)空間，一般只選取最高的W位。這樣既獲得了高的頻率分辨，又節(jié)省了存儲(chǔ)空間。正弦表的輸出經(jīng)DAC變?yōu)槟M信號(hào)，再由濾波器濾除DAC采樣時(shí)鐘的諧波得到期望的輸出頻率fo。
目前DDS技術(shù)已經(jīng)比較成熟，已有很多DDS芯片可供選持。AD9912是AnaLog Devices的高性能DDS器件，其系統(tǒng)時(shí)鐘高達(dá)1 GHz，相位累加器高達(dá)48位。由式(5)可知其頻率分辨優(yōu)于4μHz，足夠滿足一般通信系統(tǒng)定時(shí)同步的要求。

3 基于DDS的定時(shí)同步方法
高速數(shù)據(jù)傳輸?shù)臄?shù)據(jù)速率為300 Mb／s，調(diào)制體制采用QPSK。QPSK兼顧了頻率效率和帶寬效率，是高速數(shù)據(jù)傳輸中應(yīng)用最廣泛的調(diào)制體制。鎖相環(huán)的鑒相器采用Gardner算法。Gardher算法提取時(shí)鐘誤差獨(dú)立于載波相位，即定時(shí)同步時(shí)不需先進(jìn)行載波同步。Gardner算法每個(gè)符號(hào)只需兩個(gè)采樣點(diǎn)，即只要求采樣速率是符號(hào)速率的兩倍。QPSK的Gardner定時(shí)誤差表達(dá)式為：

式中：y1(r)，yQ(r)表示I，Q兩路第r個(gè)符號(hào)判決時(shí)刻樣點(diǎn)值；y1(r-1／2)，yQ(r-1／2)表示介于第r個(gè)符號(hào)和第r-1個(gè)符號(hào)中間的樣點(diǎn)值。
基于DDS的高速定時(shí)同步原理框圖如圖3所示。

中頻輸入與本振在正交解調(diào)器內(nèi)混頻解出QPSK的I，Q兩條支路信號(hào)。QPSK每條支路的數(shù)據(jù)速率為其總速率的1／2，故I，Q的速率為150 Mb／s。ADC對(duì)I，Q兩路分別采樣，采樣時(shí)鐘頻率為300MHz(支路數(shù)據(jù)速率的2倍)，采樣時(shí)鐘由DDS產(chǎn)生。ADC采樣后的信號(hào)送到FPGA進(jìn)行處理，F(xiàn)PGA選為Xilinx公司Virtex-5系列中的XC5VSX95T，其內(nèi)部豐富的DSP資源適合算法實(shí)現(xiàn)。在FPGA內(nèi)，I，Q采樣信號(hào)首先進(jìn)行平方根升余弦匹配濾波，然后送到Gardner鑒相器提取相位誤差。相位誤差累加后以較低的100kHz速率送給環(huán)路濾波器進(jìn)行更新。選ζ=0．707，ωn=100Hz，由式(4)可汁算出環(huán)路濾波器的參數(shù)C1和C2。環(huán)路濾波器輸出的頻率控制字送到DDS調(diào)整其輸出采樣時(shí)鐘相位完成定時(shí)同步環(huán)路的閉環(huán)控制。

4 結(jié)論
定時(shí)同步是高速數(shù)據(jù)傳輸?shù)囊豁?xiàng)關(guān)鍵技術(shù)。在對(duì)鎖相環(huán)和DDS原理分析的基礎(chǔ)上提出了基于DDS的高速定時(shí)同步方法，采用該方法設(shè)計(jì)了300Mb／s解調(diào)器進(jìn)行實(shí)驗(yàn)測(cè)試，取得了滿意的結(jié)果。基于DDS的高速定時(shí)同步方法也適用于更高速率的數(shù)據(jù)解調(diào)，為高速數(shù)據(jù)傳輸方案設(shè)計(jì)提供了參考。