基本觸發(fā)器的邏輯結(jié)構(gòu)和工作原理分析介紹

基本觸發(fā)器的邏輯結(jié)構(gòu)如圖13-1所示。它可由兩個(gè)與非門交叉耦合構(gòu)成，圖13-1(a)是其邏輯電路圖和邏輯符號(hào)，也可以由兩個(gè)或非門交叉耦合構(gòu)成，如圖13-1(b)所示。

圖13-1 基本觸發(fā)器邏輯結(jié)構(gòu)及邏輯符號(hào)

現(xiàn)在以兩個(gè)與非門組成的基本觸發(fā)器為例分析其工作原理。
在圖13-1(a)中，A和B是兩個(gè)與非門，它可以是TTL門，也可以是CMOS門。Q和是觸發(fā)器的兩個(gè)輸出端。當(dāng)Q=0，=1時(shí)，稱觸發(fā)器狀態(tài)為0，當(dāng)Q=1，=Q時(shí)，稱觸發(fā)器狀態(tài)為1。觸發(fā)器有兩個(gè)輸入端SR、，字母上的非號(hào)表示低電平或負(fù)脈沖有效（在邏輯符號(hào)中用小圓圈表示）。根據(jù)與非邏輯關(guān)系可寫出觸發(fā)器輸出端的邏輯表達(dá)式：

根據(jù)以上兩式，可得如下結(jié)論：

持續(xù)時(shí)間相同，并且同時(shí)發(fā)生由0變到1，則兩個(gè)與非門輸出都要由1向0轉(zhuǎn)換，這就出現(xiàn)了所謂的競(jìng)爭(zhēng)現(xiàn)象。假若與非門A的延遲時(shí)間小于B門的延遲時(shí)間，則觸發(fā)器將最終穩(wěn)定在Q=0，=1的狀態(tài)。因此，在而且又都同時(shí)變?yōu)?時(shí)，電路的競(jìng)爭(zhēng)使得最終穩(wěn)定狀態(tài)不能確定。這種狀態(tài)應(yīng)盡可能避免。但假若后，和不是同時(shí)恢復(fù)為1，那么最后穩(wěn)定狀態(tài)的新?tīng)顟B(tài)仍按上述①或②的情況確定，即觸發(fā)器或被置0或被置1。圖13-2所示為基本觸發(fā)器的工作波形。圖中虛線部分表示不確定。

由上述分析可見(jiàn)，兩個(gè)與非門交叉耦合構(gòu)成的基本觸發(fā)器具有置0、置1及保持功能。通常稱為置1端，因?yàn)?img onload="if(this.width>620)this.width=620;" onclick="window.open(this.src)" style="cursor:pointer" alt="" src="http://editerupload.eepw.com.cn/fetch/20130823/160942_1_13.jpg" border="0" style="zoom: 1" />=0時(shí)被置1，所以是低電平有效。為置0端，因?yàn)?img onload="if(this.width>620)this.width=620;" onclick="window.open(this.src)" style="cursor:pointer" alt="" src="http://editerupload.eepw.com.cn/fetch/20130823/160942_1_15.jpg" border="0" style="zoom: 1" />=0時(shí)置0，所以也是低電平有效?；居|發(fā)器又稱置0置1觸發(fā)器，或稱為RS觸發(fā)器。

需要強(qiáng)調(diào)的是，當(dāng)=0，=1，觸發(fā)器置1后，如果由0恢復(fù)至1，即=1，=1，觸發(fā)器保持在1狀態(tài)，即Q=1。同理，當(dāng)=1，=0時(shí)，觸發(fā)器置0后，由0恢復(fù)至1，即=1，=1時(shí)，觸發(fā)器保持在0狀態(tài)，即Q=0。這一保持功能和前面介紹的組合電路是完全不同的，因?yàn)樵诮M合電路中，如果輸入信號(hào)確定后，將只有唯一的一種輸出。