開(kāi)放數(shù)控系統(tǒng)模型的建立及實(shí)現(xiàn)

　　DSP插補(bǔ)板原理如圖2所示。DSP插補(bǔ)板通過(guò)ISA總線與PC機(jī)通訊，雙口RAM用于PC機(jī)與DSP交換信息，實(shí)現(xiàn)數(shù)據(jù)雙向通訊?？刂撇竭M(jìn)電機(jī)時(shí)，只需要控制每臺(tái)電機(jī)輸入的步進(jìn)脈沖和轉(zhuǎn)向，就可以控制一臺(tái)步進(jìn)電機(jī)，所以步進(jìn)電機(jī)可以直接由F2812 DSP的事件管理器控制，實(shí)現(xiàn)四臺(tái)電機(jī)的聯(lián)動(dòng)。控制伺服電機(jī)時(shí)，需要控制逆變器的六支開(kāi)關(guān)管(如無(wú)刷直流電機(jī)和交流異步電機(jī))的開(kāi)關(guān)動(dòng)作，用F2812 DSP的EVA、EVB分別控制兩通道的PWM輸出，F(xiàn)PGA控制另兩通道的PWM輸出。FPGA接收DSP數(shù)據(jù)線傳來(lái)的三相脈寬，設(shè)置好死區(qū)寄存器和周期寄存器，完成PWM的輸出控制逆變器六支開(kāi)關(guān)管的動(dòng)作，實(shí)現(xiàn)四軸的聯(lián)動(dòng)。

　　由于FPGA需要設(shè)計(jì)兩通道的PWM輸出和總線與控制卡的通訊功能，因此所需要的邏輯單元很大。在設(shè)計(jì)仿真后，確定FPGA選用Altera公司的Flex10K系列的EPF10K30A。由于其配置單元為SRAM，屬于易失性可編程器件，編程信息在系統(tǒng)斷電后會(huì)丟失，所以在設(shè)計(jì)FPGA時(shí)就需要外擴(kuò)一個(gè)Flash存儲(chǔ)器，在每次上電工作時(shí)，需要從器件外部的Flash中將編程信息寫(xiě)入器件的SRAM中，從而可以進(jìn)行任意次數(shù)的編程、快速編程、實(shí)現(xiàn)板極和系統(tǒng)級(jí)的動(dòng)態(tài)配置，充分體現(xiàn)了硬件的開(kāi)放性設(shè)計(jì)。

　　4 硬件設(shè)計(jì)

　　圖3為DSP插補(bǔ)板的硬件接線圖。硬件接線需要注意以下幾個(gè)問(wèn)題：因?yàn)镈SP的時(shí)鐘和FPGA不同，數(shù)據(jù)傳輸不能正常完成，DSP通過(guò)總線向FPGA只寫(xiě)數(shù)據(jù)，可以在FPGA中做DPRAM來(lái)實(shí)現(xiàn)DSP與FPGA的數(shù)據(jù)交換，在DPRAM的一側(cè)用DSP時(shí)鐘讀寫(xiě)，另一側(cè)用FPGA系統(tǒng)時(shí)鐘讀寫(xiě)，可以很好地完成數(shù)據(jù)的讀寫(xiě)交換。DSP的速度較快，為了保證DSP的運(yùn)行速度，外部存儲(chǔ)器需要具有一定的速度，否則DSP訪問(wèn)外部存儲(chǔ)器時(shí)需要加入等待周期，且C2000系列的DSP只能同異步的存儲(chǔ)器直接相接。本設(shè)計(jì)要驅(qū)動(dòng)不同種類的電動(dòng)機(jī)的四軸聯(lián)動(dòng)，需要的數(shù)據(jù)量比較大，控制算法比較復(fù)雜，選用存儲(chǔ)空間大的CY7C104BV33-12作為外擴(kuò)存儲(chǔ)器。F2812 DSP采用統(tǒng)一尋址方式，CY7C104BV33既可以作為程序存儲(chǔ)器，也可以作為數(shù)據(jù)存儲(chǔ)器。CY7C104BV33采用3.3V供電，可以與DSP直接相接。DSP系統(tǒng)中難免存在5V/3.3V混合供電現(xiàn)象，I/O為3.3V供電的DSP，其輸入信號(hào)電平不允許超過(guò)電源電壓3.3V，5V器件輸出信號(hào)高電平可達(dá)4.4V，長(zhǎng)時(shí)間超常工作會(huì)損壞DSP器件，輸出信號(hào)電平一般無(wú)需變換。本設(shè)計(jì)采用74LVC245A(8位、3.3V)進(jìn)行電平轉(zhuǎn)換，方向控制信號(hào)由DSP的/RD控制。

　　5 PWM發(fā)生器的實(shí)現(xiàn)

　　圖4為FPGA實(shí)現(xiàn)PWM設(shè)計(jì)框圖，以驅(qū)動(dòng)一臺(tái)電機(jī)6個(gè)功率器件為例。它主要由脈寬寄存器、緩沖寄存器、周期寄存器、死區(qū)寄存器、死區(qū)發(fā)生器、比較器組成。脈寬寄存器接收來(lái)自DSP刷新后送來(lái)的三相PWM信號(hào)脈寬;緩沖寄存器實(shí)現(xiàn)對(duì)脈寬數(shù)據(jù)的緩沖;周期寄存器決定PWM的載波周期;死區(qū)寄存器決定上下橋臂的死區(qū)時(shí)間;比較寄存器將三相脈寬值與三角載波進(jìn)行比較，最后生成三相PWM信號(hào)PA、PB、PC，再經(jīng)過(guò)死區(qū)發(fā)生器處理，最后產(chǎn)生6個(gè)中心對(duì)稱的PWM驅(qū)動(dòng)信號(hào)，驅(qū)動(dòng)三相逆變器的6個(gè)功率器件。為了實(shí)現(xiàn)三相的同步，將三相脈寬寄存器中的值放入各自的緩沖寄存器中，通過(guò)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)達(dá)到最大時(shí)，發(fā)出三相同步信號(hào)SYN，在SYN下將三個(gè)脈寬值從緩沖寄存器中取出與三角波進(jìn)行比較，達(dá)到三相同步的目的。

　　6 實(shí)驗(yàn)結(jié)果分析

　　圖5為在MAX PLUSⅡ環(huán)境下仿真的FPGA驅(qū)動(dòng)直流電機(jī)的PWM波形，采用VHDL設(shè)計(jì)的帶有死區(qū)功能的PWM輸出，控制逆變器六支開(kāi)關(guān)管AH、AL、BH、BL、CH、CL。AH、BH、CH設(shè)為高有效，AL、BL、CL設(shè)為低有效，A相占空比50%，B相占空比40%，C相占空比60%。仿真波形符合DSP中EV產(chǎn)生PWM波形的標(biāo)準(zhǔn)，證明了FPGA在DSP的控制下能夠很好地完成電機(jī)的控制，F(xiàn)PGA并行擴(kuò)展了DSP的EV模塊功能。

　　本文在開(kāi)放數(shù)控模型的基礎(chǔ)上，提出了一個(gè)經(jīng)濟(jì)、高速的開(kāi)放數(shù)控系統(tǒng)結(jié)構(gòu)模型。該數(shù)控系統(tǒng)在軟硬件平臺(tái)體現(xiàn)出了良好的開(kāi)放性，能控制多種電機(jī)四軸聯(lián)動(dòng)，符合開(kāi)放數(shù)控發(fā)展方向。給出了FPGA產(chǎn)生帶死區(qū)功能的PWM輸出的仿真圖形，理論上證明了該結(jié)構(gòu)模型的正確性和可行性。其經(jīng)濟(jì)高效的性能，符合市場(chǎng)發(fā)展的需要。